Synchoros VLSI design style has been proposed as an alternative to the standard cell best design style; the word synchoros is derived from the Greek word choros for space. Synchoricity discretises space with a virtual grid, the way synchronicity discretises time with clock ticks. SiLago (Silicon Lego) blocks are atomic synchoros building blocks like Lego bricks. SiLago blocks absorb all metal layer details, i.e., all wires, to enable composition by abutment of valid; valid in the sense of being technology design rules compliant, timing clean and OCV ruggedized. Effectively, composition by abutment eliminates logic and physical synthesis for the end user. Like Lego system, synchoricity does need a finite number of SiLago block types to cater to different types of designs. Global NoCs are important system level design components. In this paper, we show, how with a small library of SiLago blocks for global NoCs, it is possible to automatically synthesize arbitrary global NoCs of different types, dimensions, and topology. The synthesized global NoCs are not only valid VLSI designs, their cost metrics (area, latency, and energy) are known with post-layout accuracy in linear time. We argue that this is essential to be able to do chip-level design space exploration. We show how the abstract timing model of such global NoC SiLago blocks can be built and used to analyse the timing of global NoC links with post layout accuracy and in linear time. We validate this claim by subjecting the same VLSI designs of global NoC to commercial EDA's static timing analysis and show that the abstract timing analysis enabled by synchoros VLSI design gives same results as the commercial EDA tools.

中文翻译：

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通过 Synchoros VLSI 设计中的基台合成可预测的全局 NoC

Synchoros VLSI 设计风格已被提议作为标准单元最佳设计风格的替代方案；synchoros 一词源自希腊语 choros 空间。同步性用虚拟网格离散空间，就像同步性用时钟滴答声离散时间一样。SiLago（硅乐高）积木是像乐高积木一样的原子同步积木。SiLago 块吸收所有金属层细节，即所有导线，以通过有效的邻接来实现组合；在符合技术设计规则、时序清洁和 OCV 加固的意义上是有效的。有效地，基于基台的组合消除了最终用户的逻辑和物理综合。与乐高系统一样，同步性确实需要有限数量的 SiLago 积木类型来满足不同类型的设计。全局 NoC 是重要的系统级设计组件。在本文中，我们展示了如何使用用于全局 NoC 的小型 SiLago 块库，可以自动合成不同类型、维度和拓扑的任意全局 NoC。合成的全局 NoC 不仅是有效的 VLSI 设计，而且它们的成本指标（面积、延迟和能量）在线性时间内以布局后的精度为人所知。我们认为这对于能够进行芯片级设计空间探索至关重要。我们展示了如何构建此类全局 NoC SiLago 块的抽象时序模型，并将其用于分析具有后期布局精度和线性时间的全局 NoC 链接的时序。我们通过将全球 NoC 的相同 VLSI 设计置于商业 EDA 的静态时序分析中来验证这一说法，并表明同步 VLSI 设计启用的抽象时序分析给出了与商业 EDA 工具相同的结果。如何使用用于全局 NoC 的小型 SiLago 块库，可以自动合成不同类型、维度和拓扑的任意全局 NoC。合成的全局 NoC 不仅是有效的 VLSI 设计，而且它们的成本指标（面积、延迟和能量）在线性时间内以布局后的精度为人所知。我们认为这对于能够进行芯片级设计空间探索至关重要。我们展示了如何构建此类全局 NoC SiLago 块的抽象时序模型，并将其用于分析具有后期布局精度和线性时间的全局 NoC 链接的时序。我们通过将全球 NoC 的相同 VLSI 设计置于商业 EDA 的静态时序分析中来验证这一说法，并表明同步 VLSI 设计启用的抽象时序分析给出了与商业 EDA 工具相同的结果。如何使用用于全局 NoC 的小型 SiLago 块库，可以自动合成不同类型、维度和拓扑的任意全局 NoC。合成的全局 NoC 不仅是有效的 VLSI 设计，而且它们的成本指标（面积、延迟和能量）在线性时间内以布局后的精度为人所知。我们认为这对于能够进行芯片级设计空间探索至关重要。我们展示了如何构建此类全局 NoC SiLago 块的抽象时序模型，并将其用于分析具有后期布局精度和线性时间的全局 NoC 链接的时序。我们通过将全球 NoC 的相同 VLSI 设计置于商业 EDA 的静态时序分析中来验证这一说法，并表明同步 VLSI 设计启用的抽象时序分析给出了与商业 EDA 工具相同的结果。