A proactive clock-gating system (PCGS) in a 7-nm Qualcomm ^® Hexagon™ digital signal processor (DSP) improves performance or energy efficiency by reducing the magnitude of supply voltage ( $V_{\mathrm {DD}}$ ) droops. The PCGS integrates a digital power meter (DPM) to monitor the power per cycle based on microarchitectural events and a voltage-clock-gating (VCG) circuit with a power-delivery-network (PDN) model to predict the $V_{\mathrm {DD}}$ response to DPM power changes. When the PDN model anticipates a potential $V_{\mathrm {DD}}$ -droop violation, the VCG adapts the clock frequency ( $F_{\mathrm {CLK}}$ ) by gating the global clock to reduce the actual $V_{\mathrm {DD}}$ -droop magnitude. Silicon measurements of the PCGS in the 7-nm DSP demonstrate a 10% higher $F_{\mathrm {CLK}}$ or 5% lower $V_{\mathrm {DD}}$ .

中文翻译：

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主动式系统，可减轻7纳米Hexagon™处理器的电压降

在7纳米高通公司甲主动时钟门控系统（PCGS） ^®六角™数字信号处理器（DSP）通过降低电源电压的幅度（提高性能或能量效率 $ V _ {\ mathrm {DD}} $ ）下垂。PCGS集成了一个基于微体系结构事件的数字功率计（DPM）来监视每个周期的功率，以及一个带有时钟时钟门控（VCG）电路和功率传递网络（PDN）模型的电源，以预测功率的变化。 $ V _ {\ mathrm {DD}} $ 对DPM功率变化的响应。当PDN模型预期有潜力时 $ V _ {\ mathrm {DD}} $ 违反下垂，VCG会调整时钟频率（ $ F _ {\ mathrm {CLK}} $ ）通过设置全局时钟来减少实际 $ V _ {\ mathrm {DD}} $ 下降幅度。7纳米DSP中PCGS的硅测量结果显示高出10％ $ F _ {\ mathrm {CLK}} $ 或降低5％ $ V _ {\ mathrm {DD}} $ 。