In this work, a directional streaming hardware architecture for Deblocking Filter (DBF) of High-Efficiency Video Coding (HEVC) decoder is presented. The architecture uses adaptive parallel and pipeline processing strategies for low power and high-performance applications including broadcasting and Virtual reality etc. In order to remove the dependency from neighboring blocks, a restructured block size have been used. Since, the developed architecture is scalable, 68 × 68 Coding Unit (CU) block processing supports splitting into 36 × 36, 20 × 20 and 12 × 12. The proposed architecture uses 3-stage pipeline to complete the 68 × 68 CU block processing of DBF. The stage-1 micro-pipeline stages of 8, 4, 2 and 1 varied in accordance with CU sizes 68 × 68, 36 × 36, 20 × 20 and 12 × 12 respectively. In stage-2 of main pipeline, the blocks are further processed into single cycle parallel edge-filter. Each 8 × 8 block is processed for DBF Horizontal Filtering (HF) and Vertical Filtering (VF) simultaneously. During the stage-3 process of write-back operations, 4 × 8 blocks are stored into the memory to reconstruct the frame. The design has been implemented in both Field Programmable Gate array (FPGA) Virtex-6 and Application Specific Integrated Circuit (ASIC) using 180 nm technology. The results show that 68 × 68, 36 × 36 and 20 × 20 CU blocks have higher processing speed with reduced resources of 254K, 31K and 14.7K as compared with the previous works. The proposed architecture supports low power and high processing speed applications because of variable throughput.

在这项工作中，提出了一种用于高效视频编码（HEVC）解码器的解块滤波器（DBF）的定向流硬件架构。该体系结构针对广播和虚拟现实等低功耗和高性能应用程序使用自适应并行和流水线处理策略。为了消除相邻块的依赖性，已使用重组后的块大小。由于开发的体系结构具有可伸缩性，因此68×68编码单元（CU）块处理支持拆分为36×36、20×20和12×12。拟议的体系结构使用3级流水线来完成68×68 CU块处理。 DBF。8、4、2和1的第1阶段微管线阶段分别根据CU尺寸68×68、36×36、20×20和12×12而变化。在主要管道的第二阶段 这些块被进一步处理成单周期并行边缘滤波器。每个8×8块将同时处理DBF水平滤波（HF）和垂直滤波（VF）。在回写操作的第3阶段过程中，将4×8块存储到内存中以重建帧。该设计已经使用180 nm技术在现场可编程门阵列（FPGA）Virtex-6和专用集成电路（ASIC）中实现。结果表明，与以前的工作相比，68×68、36×36和20×20 CU块具有更高的处理速度，减少了254K，31K和14.7K的资源。由于吞吐量可变，所提出的体系结构支持低功耗和高处理速度的应用。每个8×8块将同时处理DBF水平滤波（HF）和垂直滤波（VF）。在回写操作的第3阶段过程中，将4×8块存储到内存中以重建帧。该设计已经使用180 nm技术在现场可编程门阵列（FPGA）Virtex-6和专用集成电路（ASIC）中实现。结果表明，与以前的工作相比，68×68、36×36和20×20 CU块具有更高的处理速度，减少了254K，31K和14.7K的资源。由于吞吐量可变，所提出的体系结构支持低功耗和高处理速度的应用。每个8×8块同时进行DBF水平滤波（HF）和垂直滤波（VF）处理。在回写操作的第3阶段过程中，将4×8块存储到内存中以重建帧。该设计已经使用180 nm技术在现场可编程门阵列（FPGA）Virtex-6和专用集成电路（ASIC）中实现。结果表明，与以前的工作相比，68×68、36×36和20×20 CU块具有更高的处理速度，减少了254K，31K和14.7K的资源。由于吞吐量可变，所提出的体系结构支持低功耗和高处理速度的应用。该设计已经使用180 nm技术在现场可编程门阵列（FPGA）Virtex-6和专用集成电路（ASIC）中实现。结果表明，与以前的工作相比，68×68、36×36和20×20 CU块具有更高的处理速度，减少了254K，31K和14.7K的资源。由于吞吐量可变，所提出的体系结构支持低功耗和高处理速度的应用。该设计已经使用180 nm技术在现场可编程门阵列（FPGA）Virtex-6和专用集成电路（ASIC）中实现。结果表明，与以前的工作相比，68×68、36×36和20×20 CU块具有更高的处理速度，减少了254K，31K和14.7K的资源。由于吞吐量可变，所提出的体系结构支持低功耗和高处理速度的应用。