The leakage power, a.k.a. static power, increases in deep-submicron technologies due to short-channel effects. This article proposes a novel input-controlled leakage restrainer transistor (ICLRT)-based technique to reduce leakage power as well as the short-circuit power. The main idea is to place a PMOS and an NMOS ICLRT on top of the pull-up network (PUN) and at the bottom of the pull-down network (PDN), respectively, on all paths from either the supply voltage or the ground to the output. The ICLRTs are deliberately used as a stack structure while being controlled by the input signals to lead the output to stronger low and high logic levels. In fact, the proposed technique reduces the leakage and short-circuit currents and, consequently, powers by increasing the threshold voltage and decreasing the gate-source voltage of the main transistors. Using the proposed technique, logical NOT, NAND, NOR, XOR, and XNOR static gates are designed and evaluated by SPICE simulations in 22-nm BSIM4 (level-54 parameters) CMOS technology. Simulation results with 0.9-V power supply voltage show that power–delay product (PDP) is reduced by 27.66%, 16.7%, and 21.58% for NOT, NOR, and XOR with respect to its best counterpart and by 32.62%, 47%, 49.23%, and 38.77% for NOT, NAND, NOR, and XOR with respect to the conventional static CMOS structures. Furthermore, Monte Carlo analysis is also performed to ensure the stability and robustness of the circuit’s performance in the presence of the process, voltage, and temperature (PVT) variations.

中文翻译：

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用于 22 纳米 CMOS 技术中静态逻辑门的泄漏和短路功率降低的新电路级技术

由于短沟道效应，在深亚微米技术中，泄漏功率，也就是静态功率，会增加。本文提出了一种基于输入控制泄漏抑制晶体管 (ICLRT) 的新型技术，以降低泄漏功率和短路功率。主要思想是将 PMOS 和 NMOS ICLRT 分别放置在上拉网络 (PUN) 的顶部和下拉网络 (PDN) 的底部，在来自电源电压或接地的所有路径上到输出。ICLRT 被有意用作堆栈结构，同时受输入信号控制，以将输出引导至更强的低逻辑电平和高逻辑电平。事实上，所提出的技术通过增加阈值电压和降低主晶体管的栅源电压来减少泄漏和短路电流，从而降低功率。使用所提出的技术，逻辑非、NAND、NOR、XOR 和 XNOR 静态门是通过 SPICE 模拟在 22 纳米 BSIM4（54 级参数）CMOS 技术中设计和评估的。使用 0.9V 电源电压的仿真结果表明，NOT、NOR 和 XOR 的功率延迟积 (PDP) 与其最佳对应物相比降低了 27.66%、16.7% 和 21.58%，降低了 32.62%、47%与传统静态 CMOS 结构相比，NOT、NAND、NOR 和 XOR 分别为 49.23% 和 38.77%。此外，还进行了蒙特卡罗分析，以确保在存在工艺、电压和温度 (PVT) 变化的情况下电路性能的稳定性和稳健性。和 XNOR 静态门是通过 SPICE 模拟在 22-nm BSIM4（54 级参数）CMOS 技术中设计和评估的。使用 0.9V 电源电压的仿真结果表明，NOT、NOR 和 XOR 的功率延迟积 (PDP) 与其最佳对应项相比降低了 27.66%、16.7% 和 21.58%，降低了 32.62%、47%与传统静态 CMOS 结构相比，NOT、NAND、NOR 和 XOR 分别为 49.23% 和 38.77%。此外，还进行了蒙特卡罗分析，以确保在存在工艺、电压和温度 (PVT) 变化的情况下电路性能的稳定性和稳健性。和 XNOR 静态门是通过 SPICE 模拟在 22-nm BSIM4（54 级参数）CMOS 技术中设计和评估的。使用 0.9V 电源电压的仿真结果表明，NOT、NOR 和 XOR 的功率延迟积 (PDP) 与其最佳对应项相比降低了 27.66%、16.7% 和 21.58%，降低了 32.62%、47%与传统静态 CMOS 结构相比，NOT、NAND、NOR 和 XOR 分别为 49.23% 和 38.77%。此外，还进行了蒙特卡罗分析，以确保在存在工艺、电压和温度 (PVT) 变化的情况下电路性能的稳定性和稳健性。与传统静态 CMOS 结构相比，NOT、NAND、NOR 和 XOR 为 77%。此外，还进行了蒙特卡罗分析，以确保在存在工艺、电压和温度 (PVT) 变化的情况下电路性能的稳定性和稳健性。与传统静态 CMOS 结构相比，NOT、NAND、NOR 和 XOR 为 77%。此外，还进行了蒙特卡罗分析，以确保在存在工艺、电压和温度 (PVT) 变化的情况下电路性能的稳定性和稳健性。