The Internet of Things (IoT) makes use of ubiquitous internet connectivity to form a network of everyday physical objects for purposes of automation, remote data sensing and centralized management/control. IoT objects need to be embedded with processing capabilities to fulfill these services. The design of processing units for IoT objects is constrained by various stringent requirements, such as performance, power, thermal dissipation etc. In order to meet these diverse requirements, a multitude of processor design parameters need to be tuned accordingly. In this paper, we propose a temporally efficient design space exploration methodology which determines power and performance optimized microarchitecture configurations. We also discuss the possible combinations of these microarchitecture configurations to form an effective two-tiered heterogeneous processor for IoT applications. We evaluate our design space exploration methodology using a cycle-accurate simulator (ESESC) and a standard set of PARSEC and SPLASH2 benchmarks. The results show that our methodology determines microarchitecture configurations which are within 2.23–3.69 percent of the configurations obtained from fully exhaustive exploration while only exploring 3–5 percent of the design space. Our methodology achieves on average 24.16× speedup in design space exploration as compared to fully exhaustive exploration in finding power and performance optimized microarchitecture configurations for processors.

中文翻译：

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为物联网 (IoT) 选择处理器的微架构配置

物联网 (IoT) 利用无处不在的互联网连接来形成日常物理对象网络，以实现自动化、远程数据传感和集中管理/控制。物联网对象需要嵌入处理能力来实现这些服务。物联网对象的处理单元设计受到各种严格要求的约束，例如性能、功率、散热等。为了满足这些不同的要求，需要相应地调整大量处理器设计参数。在本文中，我们提出了一种时间高效的设计空间探索方法，该方法可确定功率和性能优化的微架构配置。我们还讨论了这些微架构配置的可能组合，以形成用于物联网应用的有效两层异构处理器。我们使用周期精确模拟器 (ESESC) 和一组标准的 PARSEC 和 SPLASH2 基准来评估我们的设计空间探索方法。结果表明，我们的方法确定了微架构配置，这些配置是从完全详尽的探索中获得的配置的 2.23-3.69%，而仅探索了 3-5% 的设计空间。与为处理器寻找功率和性能优化的微架构配置的完全详尽探索相比，我们的方法在设计空间探索中平均实现了 24.16 倍的加速。我们使用周期精确模拟器 (ESESC) 和一组标准的 PARSEC 和 SPLASH2 基准来评估我们的设计空间探索方法。结果表明，我们的方法确定了微架构配置，这些配置是从完全详尽的探索中获得的配置的 2.23-3.69%，而仅探索了 3-5% 的设计空间。与为处理器寻找功率和性能优化的微架构配置的完全详尽探索相比，我们的方法在设计空间探索中平均实现了 24.16 倍的加速。我们使用周期精确模拟器 (ESESC) 和一组标准的 PARSEC 和 SPLASH2 基准来评估我们的设计空间探索方法。结果表明，我们的方法确定了微架构配置，这些配置是从完全详尽的探索中获得的配置的 2.23-3.69%，而仅探索了 3-5% 的设计空间。与为处理器寻找功率和性能优化的微架构配置的完全详尽探索相比，我们的方法在设计空间探索中平均实现了 24.16 倍的加速。69% 的配置从完全详尽的探索中获得，而只探索了 3-5% 的设计空间。与为处理器寻找功率和性能优化的微架构配置的完全详尽探索相比，我们的方法在设计空间探索中平均实现了 24.16 倍的加速。69% 的配置从完全详尽的探索中获得，而只探索了 3-5% 的设计空间。与为处理器寻找功率和性能优化的微架构配置的完全详尽探索相比，我们的方法在设计空间探索中平均实现了 24.16 倍的加速。