We discuss a 12-b 18-GS/s analog-to-digital converter (ADC) implemented in 16-nm FinFET process. The ADC is composed of an integrated high-speed track-and-hold amplifier (THA) driving up to eight interleaved pipeline ADCs that employ open-loop inter-stage amplifiers. Up to 10 GS/s, the THA operates at the full sampling rate using a non-interleaved single sample network, thereby eliminating the interleaving sampling time and bandwidth mismatch. Above 10 GS/s, the THA is programmed to use two ping-ponged, or an optional (2 + 1) randomized, sample networks to spread the residual post-calibration interleaving spurs in the noise floor. The THA enables an input bandwidth of 18 GHz and employs dither injection and optional pseudorandom chopping. In the pipeline stages, dither-based background calibration detects and corrects gain, settling, memory, and kick-back errors. New dither-based background calibration algorithms are employed to detect and correct the arbitrary non-linearity in the form of integral non-linearity (INL) breaks and harmonic distortion up to the fifth order in the THA and in the references, DACs, and inter-stage open-loop amplifiers of the pipeline ADCs. Moreover, new dither-based background calibration is implemented to detect and correct the chopping non-idealities, memory errors, interleaving mismatches, and order-dependent randomization errors. Compared to the fastest state-of-the-art with similar performance, this ADC achieves 80% higher sample rate and 2.4 $\times $ higher input bandwidth, and incorporates a THA that supports a 3.3 $\times $ higher non-interleaved sample rate.

中文翻译：

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具有集成宽带跟踪保持放大器和背景校准的 12-b 18-GS/s RF 采样 ADC

我们讨论了采用 16 纳米 FinFET 工艺实现的 12-b 18-GS/s 模数转换器 (ADC)。ADC 由集成高速采样保持放大器 (THA) 组成，可驱动多达 8 个采用开环级间放大器的交错流水线 ADC。高达 10 GS/s，THA 使用非交织单采样网络以全采样率运行，从而消除了交织采样时间和带宽失配。高于 10 GS/s，THA 被编程为使用两个乒乓或一个可选的 (2 + 1) 随机采样网络，以在本底噪声中传播残留的校准后交错杂散。THA 支持 18 GHz 的输入带宽，并采用抖动注入和可选的伪随机斩波。在流水线阶段，基于抖动的背景校准检测并校正增益、稳定、内存、和反冲错误。采用新的基于抖动的背景校准算法，以积分非线性 (INL) 中断和谐波失真的形式检测和校正 THA 和参考、DAC 和互感器中高达五阶的任意非线性。流水线 ADC 的级开环放大器。此外，还实施了新的基于抖动的背景校准，以检测和纠正斩波非理想情况、内存错误、交错不匹配和依赖于顺序的随机化错误。与具有类似性能的最快的最新技术相比，该 ADC 的采样率提高了 80%，输入带宽提高了 2.4 美元，并采用了 THA，支持高 3.3 美元的非交错采样速度。采用新的基于抖动的背景校准算法，以积分非线性 (INL) 中断和谐波失真的形式检测和校正 THA 和参考、DAC 和互感器中高达五阶的任意非线性流水线 ADC 的级开环放大器。此外，还实施了新的基于抖动的背景校准，以检测和纠正斩波非理想情况、内存错误、交错不匹配和依赖于顺序的随机化错误。与具有类似性能的最快的最新技术相比，该 ADC 的采样率提高了 80%，输入带宽提高了 2.4 美元，并采用了 THA，支持高 3.3 美元的非交错采样速度。采用新的基于抖动的背景校准算法，以积分非线性 (INL) 中断和谐波失真的形式检测和校正 THA 和参考、DAC 和互感器中高达五阶的任意非线性。流水线 ADC 的级开环放大器。此外，还实施了新的基于抖动的背景校准，以检测和纠正斩波非理想情况、内存错误、交错不匹配和依赖于顺序的随机化错误。与具有类似性能的最快的最新技术相比，该 ADC 的采样率提高了 80%，输入带宽提高了 2.4 美元，并采用了 THA，支持高 3.3 美元的非交错采样速度。