Clock and Data Recovery (CDR) has been a foundational receiver component in serial communications. Yet this component is known to add significant design complexity to the receiver and to consume significant resources in area and power. In the resource-limited world of constrained IoT nodes, the need of including CDR in the communication link is being re-assessed and new techniques for achieving reliable serial transmission without CDR have been emerging. These new techniques are distinguished by their use of transition edges rather than bit times for coding and detection. This article presents the design, implementation, and testing of a novel CDR-less transmission protocol that achieves significant improvements in data rate, reliability, packet security, and power efficiency with respect to state-of-the-art CDR-less techniques. The new protocol further tolerates significant jitters and clock discrepancies between transmitter and receiver. An FPGA and an ASIC (65 nm technology) implementation of the protocol have shown it to consume around 19μ W of power at a clock rate of 25 MHz, and to have a small footprint with a gate count of approximately 2,098 gates. In particular, the new protocol reduces area by more than 87% and power by more than 78% in comparison with CDR-based serial bit transfer protocols. Furthermore, the new protocol is shown to be versatile in its applications to available communication media, including wired, wireless, infrared, and human-body channels, under a variety of digital modulation schemes.

中文翻译：

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用于低功耗、设备到设备通信的动态边缘编码协议

时钟和数据恢复 (CDR) 一直是串行通信中的基础接收器组件。然而，众所周知，该组件会显着增加接收器的设计复杂性，并消耗大量的面积和功率资源。在受限物联网节点的资源有限的世界中，正在重新评估将 CDR 包含在通信链路中的需求，并且已经出现了在没有 CDR 的情况下实现可靠​​串行传输的新技术。这些新技术的区别在于它们使用转换边缘而不是比特时间来进行编码和检测。本文介绍了一种新颖的无 CDR 传输协议的设计、实现和测试，该协议相对于最先进的无 CDR 技术在数据速率、可靠性、数据包安全性和功率效率方面实现了显着改进。新协议进一步容忍发射器和接收器之间的显着抖动和时钟差异。该协议的 FPGA 和 ASIC（65 nm 技术）实现表明，它在 25 MHz 的时钟频率下消耗大约 19 μ W 的功率，并且具有大约 2,098 个门的门数的小尺寸。特别是，与基于 CDR 的串行比特传输协议相比，新协议减少了 87% 以上的面积和 78% 以上的功耗。此外，在各种数字调制方案下，新协议在可用通信媒体（包括有线、无线、红外和人体信道）的应用中表现出通用性。该协议的 FPGA 和 ASIC（65 nm 技术）实现表明，它在 25 MHz 的时钟频率下消耗大约 19 μ W 的功率，并且具有大约 2,098 个门的门数的小尺寸。特别是，与基于 CDR 的串行比特传输协议相比，新协议减少了 87% 以上的面积和 78% 以上的功耗。此外，在各种数字调制方案下，新协议在可用通信媒体（包括有线、无线、红外和人体信道）的应用中表现出通用性。该协议的 FPGA 和 ASIC（65 nm 技术）实现表明，它在 25 MHz 的时钟频率下消耗大约 19 μ W 的功率，并且具有大约 2,098 个门的门数的小尺寸。特别是，与基于 CDR 的串行比特传输协议相比，新协议减少了 87% 以上的面积和 78% 以上的功耗。此外，在各种数字调制方案下，新协议在可用通信媒体（包括有线、无线、红外和人体信道）的应用中表现出通用性。与基于 CDR 的串行比特传输协议相比，新协议减少了 87% 以上的面积和 78% 以上的功耗。此外，在各种数字调制方案下，新协议在可用通信媒体（包括有线、无线、红外和人体信道）的应用中表现出通用性。与基于 CDR 的串行比特传输协议相比，新协议减少了 87% 以上的面积和 78% 以上的功耗。此外，在各种数字调制方案下，新协议在可用通信媒体（包括有线、无线、红外和人体信道）的应用中表现出通用性。