A new trend in system-on-chip (SoC) design is chiplet-based IP reuse using 2.5-D integration. Complete electronic systems can be created through the integration of chiplets on an interposer, rather than through a monolithic flow. This approach expands access to a large catalog of off-the-shelf intellectual properties (IPs), allows reuse of them, and enables heterogeneous integration of blocks in different technologies. In this article, we present a highly integrated design flow that encompasses architecture, circuit, and package to build and simulate heterogeneous 2.5-D designs. Our target design is 64-core architecture based on Reduced Instruction Set Computer (RISC)-V processor. We first chipletize each IP by adding logical protocol translators and physical interface modules. We convert a given register transfer level (RTL) for 64-core processor into chiplets, which are enhanced with our centralized network-on-chip. Next, we use our tool to obtain physical layouts, which is subsequently used to synthesize chip-to-chip I/O drivers and these chiplets are placed/routed on a silicon interposer. Our package models are used to calculate power, performance, and area (PPA) and reliability of 2.5-D design. Our design space exploration (DSE) study shows that 2.5-D integration incurs $1.29\times $ power and $2.19\times $ area overheads compared with 2-D counterpart. Moreover, we perform DSE studies for power delivery scheme and interposer technology to investigate the tradeoffs in 2.5-D integrated chip (IC) designs.

中文翻译：

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基于内插器的 2.5-D 小芯片集成的架构、芯片和封装协同设计流程支持异构 IP 重用

片上系统 (SoC) 设计的一个新趋势是使用 2.5-D 集成的基于小芯片的 IP 重用。完整的电子系统可以通过在中介层上集成小芯片而不是通过整体流程来创建。这种方法扩展了对大量现成知识产权 (IP) 目录的访问，允许重用它们，并支持不同技术中块的异构集成。在本文中，我们展示了一个高度集成的设计流程，包括架构、电路和封装，用于构建和仿真异构 2.5-D 设计。我们的目标设计是基于精简指令集计算机 (RISC)-V 处理器的 64 核架构。我们首先通过添加逻辑协议转换器和物理接口模块来对每个 IP 进行芯片化。我们将 64 核处理器的给定寄存器传输级别 (RTL) 转换为小芯片，并通过我们的集中式片上网络进行增强。接下来，我们使用我们的工具获取物理布局，随后将其用于合成芯片到芯片 I/O 驱动程序，并将这些小芯片放置/布线在硅中介层上。我们的封装模型用于计算 2.5 维设计的功率、性能和面积 (PPA) 以及可靠性。我们的设计空间探索 (DSE) 研究表明，与 2-D 集成相比，2.5-D 集成会产生 1.29 美元的功耗和 2.19 美元的面积开销。此外，我们对电力传输方案和中介层技术进行了 DSE 研究，以研究 2.5-D 集成芯片 (IC) 设计中的权衡。我们使用我们的工具来获得物理布局，随后用于合成芯片到芯片 I/O 驱动程序，并将这些小芯片放置/布线在硅中介层上。我们的封装模型用于计算 2.5 维设计的功率、性能和面积 (PPA) 以及可靠性。我们的设计空间探索 (DSE) 研究表明，与 2-D 集成相比，2.5-D 集成会产生 1.29 美元的功耗和 2.19 美元的面积开销。此外，我们对电力传输方案和中介层技术进行了 DSE 研究，以研究 2.5-D 集成芯片 (IC) 设计中的权衡。我们使用我们的工具来获得物理布局，随后将其用于合成芯片到芯片 I/O 驱动程序，并将这些小芯片放置/布线在硅中介层上。我们的封装模型用于计算 2.5 维设计的功率、性能和面积 (PPA) 以及可靠性。我们的设计空间探索 (DSE) 研究表明，与 2-D 对应物相比，2.5-D 集成会产生 1.29 美元的功耗和 2.19 美元的面积开销。此外，我们对电力传输方案和中介层技术进行了 DSE 研究，以研究 2.5-D 集成芯片 (IC) 设计中的权衡。我们的设计空间探索 (DSE) 研究表明，与 2-D 对应物相比，2.5-D 集成会产生 1.29 美元的功耗和 2.19 美元的面积开销。此外，我们对电力传输方案和中介层技术进行了 DSE 研究，以研究 2.5-D 集成芯片 (IC) 设计中的权衡。我们的设计空间探索 (DSE) 研究表明，与 2-D 对应物相比，2.5-D 集成会产生 1.29 美元的功耗和 2.19 美元的面积开销。此外，我们对电力传输方案和中介层技术进行了 DSE 研究，以研究 2.5-D 集成芯片 (IC) 设计中的权衡。