This paper presents a 6.4-GS/s 16-way 10-bit time-interleaved (TI) SAR ADC for wideband wireless applications. A two-stage master–slave hierarchical sampling network, which is immune to the time skew of multi-phase clocks, is introduced to avoid the time-skew calibration for design simplicity and hardware efficiency. To perform low distortion and fast sampling at acceptable power consumption, a linearity- and energy efficiency-improved track-and-hold (T&H) buffer with current-feedback compensation scheme is proposed. Accompanied by its low-output-impedance feature, the buffer obtains adequate bandwidth which can cover the entire ADC Nyquist sampling range. Moreover, the split capacitor DAC combined with a novel nonbinary algorithm is adopted in single-channel ADC, enabling a shorter DAC settling time as well as less switching energy. Capacitor mismatch effect with related design trade-off is discussed and behavior models are built to evaluate the effect of capacitor mismatch on ENOB. An asynchronous self-triggered SAR logic is designed and optimized to minimize the delay on logic paths to match up the acceleration on DAC and comparator. With these proposed techniques, the 10-b sub-ADC achieves a 400-MHz conversion rate with only 3.5-mW power consumption. The circuit is designed and simulated in TSMC 28 HPC process and the results show that the overall ADC achieves 54.6-dB SNDR and 58.1-dB SFDR at Nyquist input while consuming 127-mW power from 1-V/1.5-V supply and achieving a Walden FoM of 45[Formula: see text]fJ/conv-step.

中文翻译：

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具有时间偏移免疫采样网络的 6.4-GS/s 10-b 时间交错 SAR ADC，采用 28-nm CMOS

本文介绍了一种用于宽带无线应用的 6.4-GS/s 16 路 10 位时间交错 (TI) SAR ADC。为了设计简单和硬件效率，引入了不受多相时钟时间偏移影响的两级主从分层采样网络，以避免时间偏移校准。为了在可接受的功耗下执行低失真和快速采样，提出了一种具有电流反馈补偿方案的线性和能量效率改进的跟踪保持 (T&H) 缓冲器。凭借其低输出阻抗特性，缓冲器获得了足够的带宽，可以覆盖整个 ADC 奈奎斯特采样范围。此外，在单通道ADC中采用了分裂电容DAC结合新颖的非二进制算法，使得DAC建立时间更短，开关能量更低。讨论了具有相关设计权衡的电容器失配效应，并建立了行为模型来评估电容器失配对 ENOB 的影响。异步自触发 SAR 逻辑经过设计和优化，可最大限度地减少逻辑路径上的延迟，以匹配 DAC 和比较器上的加速度。通过这些建议的技术，10-b 子 ADC 实现了 400-MHz 的转换速率，而功耗仅为 3.5-mW。该电路采用 TSMC 28 HPC 工艺进行设计和仿真，结果表明，整个 ADC 在奈奎斯特输入下实现了 54.6-dB SNDR 和 58.1-dB SFDR，同时从 1-V/1.5-V 电源消耗了 127-mW 功率并实现了Walden FoM of 45[公式：见正文]fJ/conv-step。异步自触发 SAR 逻辑经过设计和优化，可最大限度地减少逻辑路径上的延迟，以匹配 DAC 和比较器上的加速度。通过这些建议的技术，10-b 子 ADC 实现了 400-MHz 的转换速率，而功耗仅为 3.5-mW。该电路采用 TSMC 28 HPC 工艺进行设计和仿真，结果表明，整个 ADC 在奈奎斯特输入下实现了 54.6-dB SNDR 和 58.1-dB SFDR，同时从 1-V/1.5-V 电源消耗了 127-mW 功率并实现了Walden FoM of 45[公式：见正文]fJ/conv-step。异步自触发 SAR 逻辑经过设计和优化，可最大限度地减少逻辑路径上的延迟，以匹配 DAC 和比较器上的加速度。通过这些建议的技术，10-b 子 ADC 实现了 400-MHz 的转换速率，而功耗仅为 3.5-mW。该电路采用 TSMC 28 HPC 工艺进行设计和仿真，结果表明，整个 ADC 在奈奎斯特输入下实现了 54.6-dB SNDR 和 58.1-dB SFDR，同时从 1-V/1.5-V 电源消耗了 127-mW 功率并实现了Walden FoM of 45[公式：见正文]fJ/conv-step。