Floating point (FP) multiplication goes down in the scientific application when it sustains the subnormal inputs either in the implementation of software or hardware. Any high-level language executes the FP instructions in the graphics processing unit (GPU) and floating-point unit (FPU) for supporting the normalized numbers alone. In FP multiplication, execution times for normalized and subnormal numbers are not equal. Execution time variations create unintentional delay and data timing channels (DTCs). A circuit is proposed for floating-point multiplication to minimize the unintentional delay for the holistic support of subnormal numbers. In this proposed four-path FP multiplication, the circuit produces the four types of output in four paths having different delays for all cases of input combination. These four paths are establishing the DTCs. A maximum delay path is taken into account to combine and equalize the four paths into a single output path. Two levels of the control circuit combine the four paths to a single path for reducing the DTC effect. To evaluate the performance after path equalization, the proposed FP multiplier is implemented in Stratix-IV and Cyclone-IV FPGAs with a delay of 57.25 and 82.82 ns, respectively. Here, eight pipeline stages reduce the delay and improve the operating speed of the entire circuit. Stage delay and operating speed for this FP multiplier in both FPGA implementations are 12.44 and 16.86[Formula: see text]ns, and 153.19 and 116.78[Formula: see text]MHz, respectively.

中文翻译：

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归一化/次正规浮点乘法器中数据时序通道的缓解

当浮点 (FP) 乘法在软件或硬件的实现中维持次正规输入时，它在科学应用程序中就会下降。任何高级语言都在图形处理单元 (GPU) 和浮点单元 (FPU) 中执行 FP 指令，以单独支持规范化数字。在 FP 乘法中，归一化数和次正规数的执行时间不相等。执行时间变化会产生无意的延迟和数据时序通道 (DTC)。提出了一种用于浮点乘法的电路，以最大限度地减少对次正规数的整体支持的无意延迟。在这个提出的四路径 FP 乘法中，对于所有输入组合情况，电路在四个路径中产生四种类型的输出，这些输出具有不同的延迟。这四个路径正在建立 DTC。考虑到最大延迟路径以将四个路径组合并均衡为单个输出路径。两级控制电路将四个路径组合成一条路径，以减少 DTC 效应。为了评估路径均衡后的性能，建议的 FP 乘法器在 Stratix-IV 和 Cyclone-IV FPGA 中实现，延迟分别为 57.25 和 82.82 ns。在这里，八个流水线级减少了延迟，提高了整个电路的运行速度。在两种 FPGA 实现中，该 FP 乘法器的阶段延迟和运行速度分别为 12.44 和 16.86[公式：见文本]ns，以及 153.19 和 116.78[公式：见文本]MHz。两级控制电路将四个路径组合成一条路径，以减少 DTC 效应。为了评估路径均衡后的性能，建议的 FP 乘法器在 Stratix-IV 和 Cyclone-IV FPGA 中实现，延迟分别为 57.25 和 82.82 ns。在这里，八个流水线级减少了延迟，提高了整个电路的运行速度。在两种 FPGA 实现中，该 FP 乘法器的阶段延迟和运行速度分别为 12.44 和 16.86[公式：见文本]ns，以及 153.19 和 116.78[公式：见文本]MHz。两级控制电路将四个路径组合成一条路径，以减少 DTC 效应。为了评估路径均衡后的性能，建议的 FP 乘法器在 Stratix-IV 和 Cyclone-IV FPGA 中实现，延迟分别为 57.25 和 82.82 ns。在这里，八个流水线级减少了延迟，提高了整个电路的运行速度。在两种 FPGA 实现中，该 FP 乘法器的阶段延迟和运行速度分别为 12.44 和 16.86[公式：见文本]ns，以及 153.19 和 116.78[公式：见文本]MHz。八个流水线级减少了延迟，提高了整个电路的运行速度。在两种 FPGA 实现中，该 FP 乘法器的阶段延迟和运行速度分别为 12.44 和 16.86[公式：见文本]ns，以及 153.19 和 116.78[公式：见文本]MHz。八个流水线级减少了延迟，提高了整个电路的运行速度。在两种 FPGA 实现中，该 FP 乘法器的阶段延迟和运行速度分别为 12.44 和 16.86[公式：见文本]ns，以及 153.19 和 116.78[公式：见文本]MHz。