Content addressable memory (CAM) is a specialized search engine mostly used for speeding memory lookup in network devices. Despite fast searching, activation of all comparison circuits in every clock cycle costs huge power. Power dissipation is more severe in high capacitive NOR match-line (ML) because of higher precharge activity and multiple transitions in ML. This paper proposes a two-layer ML scheme to reduce power due to frequent ML switching between precharge and evaluation phases. The complementary charging property of P and N matching circuits of NOR cells are utilized with the help of a ML precharge and sensing (MLPS) block to charge up only the matched entry while the mismatched entries are held at pre-discharged levels. Also, charging up the first layer due to mismatch limits the discharge levels of the mismatched second layer. These techniques reduce precharge activity besides lessening evaluate-power. Based on a 45-nm CMOS technology, post-layout analysis of the 64 × 32-bit proposed CAM at 1-V supply shows 56% and 24% reductions in precharge-power over a conventional CAM and a gated-power ML sensing CAM, respectively. In addition, the total ML power saving of approximately 2× is achieved when compared to a high-performance master-slave ML and a local-NOR global-NAND ML based CAMs besides decreased macro area. With the help of a charge-hold and charge-up sensing scheme, the proposed design achieves a match function in only 223.52 ps and dissipates 1.42 fJ/bit/search favouring it to be an efficient energy-delay design among the compared designs.

内容可寻址内存（CAM）是一种专用的搜索引擎，主要用于加快网络设备中的内存查找速度。尽管进行了快速搜索，但在每个时钟周期激活所有比较电路会消耗大量功率。由于较高的预充电活动和ML中的多次转换，因此在高电容NOR匹配线（ML）中，功耗更加严重。本文提出了一种两层ML方案，以减少由于在预充电和评估阶段之间频繁进行ML切换而导致的功耗。借助NOR预充电和传感（MLPS）块，利用NOR单元的P和N匹配电路的互补充电特性，仅对匹配的条目充电，而将不匹配的条目保持在预放电电平。而且，由于失配而使第一层充电限制了失配的第二层的放电水平。这些技术除了降低评估能力之外，还减少了预充电活动。基于45纳米CMOS技术，对64×32位建议的1V电源CAM的布局分析表明，与传统CAM和门控电源ML感应CAM相比，预充电功率分别降低了56％和24％ ， 分别。此外，与高性能的主从ML和基于CAM的局部或非全局NAND ML相比，除减少了宏区域外，还实现了大约2倍的ML总功率节省。借助电荷保持和充电感应方案，该拟议的设计仅在223.52 ps处实现了匹配功能，耗散了1.42 fJ / bit / search，这使其成为了比较设计中一种高效的能量延迟设计。在1V电源下对64×32位建议的CAM进行布局后分析，结果表明，与传统CAM和门控电源ML感应CAM相比，预充电功率分别降低了56％和24％。此外，与高性能的主从ML和基于CAM的局部或非全局NAND ML相比，除减少了宏区域外，还实现了大约2倍的ML总功率节省。借助电荷保持和充电感应方案，该拟议的设计仅在223.52 ps处实现了匹配功能，耗散了1.42 fJ / bit / search，这使其成为了比较设计中一种高效的能量延迟设计。在1V电源下对64×32位建议的CAM进行布局后分析，结果表明，与传统CAM和门控电源ML感应CAM相比，预充电功率分别降低了56％和24％。此外，与高性能的主从ML和基于CAM的局部或非全局NAND ML相比，除减少了宏区域外，还实现了大约2倍的ML总功率节省。借助电荷保持和充电感应方案，该拟议的设计仅在223.52 ps处实现了匹配功能，耗散了1.42 fJ / bit / search，这使其成为了比较设计中一种高效的能量延迟设计。与高性能的主从ML和基于局部或非全局NAND ML的CAM相比，除了减少了宏区域外，ML的总节能量约为2倍。借助电荷保持和充电感应方案，所提出的设计仅在223.52 ps处实现了匹配功能，并且耗散了1.42 fJ / bit / search，这使其成为了比较设计中一种高效的能量延迟设计。与高性能的主从ML和基于局部或非全局NAND ML的CAM相比，除了减少了宏区域外，ML的总节能量约为2倍。借助电荷保持和充电感应方案，该拟议的设计仅在223.52 ps处实现了匹配功能，耗散了1.42 fJ / bit / search，这使其成为了比较设计中一种高效的能量延迟设计。