DRAM is the prevalent main memory technology, but its long access latency can limit the performance of many workloads. Although prior works provide DRAM designs that reduce DRAM access latency, their reduced storage capacities hinder the performance of workloads that need large memory capacity. Because the capacity-latency trade-off is fixed at design time, previous works cannot achieve maximum performance under very different and dynamic workload demands. This paper proposes Capacity-Latency-Reconfigurable DRAM (CLR-DRAM), a new DRAM architecture that enables dynamic capacity-latency trade-off at low cost. CLR-DRAM allows dynamic reconfiguration of any DRAM row to switch between two operating modes: 1) max-capacity mode, where every DRAM cell operates individually to achieve approximately the same storage density as a density-optimized commodity DRAM chip and 2) high-performance mode, where two adjacent DRAM cells in a DRAM row and their sense amplifiers are coupled to operate as a single low-latency logical cell driven by a single logical sense amplifier. We implement CLR-DRAM by adding isolation transistors in each DRAM subarray. Our evaluations show that CLR-DRAM can improve system performance and DRAM energy consumption by 18.6% and 29.7% on average with four-core multiprogrammed workloads. We believe that CLR-DRAM opens new research directions for a system to adapt to the diverse and dynamically changing memory capacity and access latency demands of workloads.

中文翻译：

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CLR-DRAM：实现动态容量-延迟权衡的低成本 DRAM 架构

DRAM 是流行的主存技术，但其较长的访问延迟会限制许多工作负载的性能。尽管先前的工作提供了减少 DRAM 访问延迟的 DRAM 设计，但它们降低的存储容量阻碍了需要大内存容量的工作负载的性能。由于容量-延迟权衡在设计时是固定的，以前的工作无法在非常不同和动态的工作负载需求下实现最大性能。本文提出了容量-延迟可重构 DRAM (CLR-DRAM)，这是一种新的 DRAM 架构，能够以低成本实现动态容量-延迟的权衡。CLR-DRAM 允许动态重新配置任何 DRAM 行以在两种操作模式之间切换：1) 最大容量模式，其中每个 DRAM 单元单独运行以实现与密度优化的商品 DRAM 芯片大致相同的存储密度和 2) 高性能模式，其中 DRAM 行中的两个相邻 DRAM 单元及其读出放大器耦合以作为单个低-由单个逻辑读出放大器驱动的延迟逻辑单元。我们通过在每个 DRAM 子阵列中添加隔离晶体管来实现 CLR-DRAM。我们的评估表明，在四核多道程序工作负载下，CLR-DRAM 可以将系统性能和 DRAM 能耗平均提高 18.6% 和 29.7%。我们相信 CLR-DRAM 为系统开辟了新的研究方向，以适应工作负载的多样化和动态变化的内存容量和访问延迟需求。其中 DRAM 行中的两个相邻 DRAM 单元及其读出放大器耦合以作为由单个逻辑读出放大器驱动的单个低延迟逻辑单元运行。我们通过在每个 DRAM 子阵列中添加隔离晶体管来实现 CLR-DRAM。我们的评估表明，在四核多道程序工作负载下，CLR-DRAM 可以将系统性能和 DRAM 能耗平均提高 18.6% 和 29.7%。我们相信 CLR-DRAM 为系统开辟了新的研究方向，以适应工作负载的多样化和动态变化的内存容量和访问延迟需求。其中 DRAM 行中的两个相邻 DRAM 单元及其读出放大器耦合以作为由单个逻辑读出放大器驱动的单个低延迟逻辑单元运行。我们通过在每个 DRAM 子阵列中添加隔离晶体管来实现 CLR-DRAM。我们的评估表明，在四核多道程序工作负载下，CLR-DRAM 可以将系统性能和 DRAM 能耗平均提高 18.6% 和 29.7%。我们相信 CLR-DRAM 为系统开辟了新的研究方向，以适应工作负载的多样化和动态变化的内存容量和访问延迟需求。我们的评估表明，在四核多道程序工作负载下，CLR-DRAM 可以将系统性能和 DRAM 能耗平均提高 18.6% 和 29.7%。我们相信 CLR-DRAM 为系统开辟了新的研究方向，以适应工作负载的多样化和动态变化的内存容量和访问延迟需求。我们的评估表明，在四核多道程序工作负载下，CLR-DRAM 可以将系统性能和 DRAM 能耗平均提高 18.6% 和 29.7%。我们相信 CLR-DRAM 为系统开辟了新的研究方向，以适应工作负载的多样化和动态变化的内存容量和访问延迟需求。