The implementation of non-linear Activation Functions (AFs) within the Artificial Neural Network (ANN) on the Field Programmable Gate Array (FPGA) is substantial due to the various applications it performs. Accuracy, speed and complexity are the most crucial factors considered in this implementation. Building non-linear AFs in a reconfigurable ANN requires either sequential operations and/or additional complexity. In this paper, a generic model for three types of non-linear AFs (Logistic sigmoid (LogSig), Tan sigmoid (TanSig) and Radial Basis Function (RBF)) has been designed based on Simplicial Canonical Piecewise Linear (SCPWL) model that is optimized using Grey Wolf Optimizer (GWO(Algorithm. The designed model has been achieved by nine segments of the SCPWL model. The input of the AFs is ranging from (−8 to 8). Matlab has been deployed to design, optimize, simulate and validate this model. The maximum errors were 5.2e−3, 15.4e−3 and 7e−3 for LogSig, TanSig and RBF respectively. And, the Mean Square Error (MSE) were 1.81e−6, 1.22e−5 and 1.42e−5 for LogSig, TanSig and RBF respectively. The Matlab/HDL Coder has been used to generate the VHDL codes. The Xilinx Arty A7 (Xc7a35ticsg324-1L) FPGA kit is used to validate the designed model on Vivado Design Suite software. It has been noticed that it takes 581 Look-Up Tables (LUTs), nine DSP slices and a delay of (35.346 ns) to implement the nine SCPWL segments for any linear and non-linear AF. For validation, a complete ANN has been built with three hidden layers, each layer contain with one of the proposed AF models.

由于其执行的各种应用，因此在人工神经网络（ANN）上在现场可编程门阵列（FPGA）上实现非线性激活功能（AF）十分重要。准确性，速度和复杂性是此实现中考虑的最关键因素。在可重新配置的ANN中构建非线性AF需要顺序操作和/或额外的复杂性。在本文中，基于简单规范分段线性模型（SCPWL）设计了三种类型的非线性AF的通用模型（Logistic Sigmoid（LogSig），Tan Sigmoid（TanSig）和径向基函数（RBF））。使用Gray Wolf Optimizer（GWO（Algorithm。设计模型已通过SCPWL模型的九个部分实现。）进行了优化。AF的输入范围为（-8至8）。Matlab已被部署来设计，优化，模拟和验证该模型。LogSig，TanSig和RBF的最大误差分别为5.2e-3、15.4e-3和7e-3。并且，LogSig，TanSig和RBF的均方误差（MSE）分别为1.81e-6、1.22e-5和1.42e-5。Matlab / HDL编码器已用于生成VHDL代码。Xilinx Arty A7（Xc7a35ticsg324-1L）FPGA套件用于验证Vivado Design Suite软件上的设计模型。已经注意到，为任何线性和非线性AF实施9个SCPWL段都需要581个查找表（LUT），9个DSP Slice和一个延迟（35.346 ns）。为了验证，已经构建了具有三个隐藏层的完整ANN，每个层包含一个建议的AF模型。LogSig，TanSig和RBF分别为4e-3和7e-3。并且，LogSig，TanSig和RBF的均方误差（MSE）分别为1.81e-6、1.22e-5和1.42e-5。Matlab / HDL编码器已用于生成VHDL代码。Xilinx Arty A7（Xc7a35ticsg324-1L）FPGA套件用于验证Vivado Design Suite软件上的设计模型。已经注意到，为任何线性和非线性AF实施9个SCPWL段都需要581个查找表（LUT），9个DSP Slice和一个延迟（35.346 ns）。为了验证，已经构建了具有三个隐藏层的完整ANN，每个层包含一个建议的AF模型。LogSig，TanSig和RBF分别为4e-3和7e-3。并且，LogSig，TanSig和RBF的均方误差（MSE）分别为1.81e-6、1.22e-5和1.42e-5。Matlab / HDL编码器已用于生成VHDL代码。Xilinx Arty A7（Xc7a35ticsg324-1L）FPGA套件用于验证Vivado Design Suite软件上的设计模型。已经注意到，为任何线性和非线性AF实施9个SCPWL段都需要581个查找表（LUT），9个DSP Slice和一个延迟（35.346 ns）。为了验证，已经构建了具有三个隐藏层的完整ANN，每个层包含一个建议的AF模型。Xilinx Arty A7（Xc7a35ticsg324-1L）FPGA套件用于验证Vivado Design Suite软件上的设计模型。已经注意到，为任何线性和非线性AF实施9个SCPWL段都需要581个查找表（LUT），9个DSP Slice和一个延迟（35.346 ns）。为了验证，已经构建了具有三个隐藏层的完整ANN，每个层包含一个建议的AF模型。Xilinx Arty A7（Xc7a35ticsg324-1L）FPGA套件用于验证Vivado Design Suite软件上的设计模型。已经注意到，为任何线性和非线性AF实施9个SCPWL段都需要581个查找表（LUT），9个DSP Slice和一个延迟（35.346 ns）。为了验证，已经构建了具有三个隐藏层的完整ANN，每个层包含一个建议的AF模型。