Sobel edge detector is an algorithm commonly used in image processing and computer vision to extract edges from input images using derivative of image pixels in x and y directions against surrounding pixels. Most artificial intelligence and machine learning applications require image processing algorithms running in real time on hardware systems like field-programmable gate array (FPGAs). They typically require high throughput to match real-time speeds and since they run alongside other processing algorithms, they are required to be area efficient as well. This article proposes a high-speed and low-area implementation of the Sobel edge detection algorithm. We created the design using a novel high-level synthesis (HLS) design method based on application specific bit widths for intermediate data nodes. Register transfer level code was generated using MATLAB hardware description language (HDL) coder for HLS. The generated HDL code was implemented on Xilinx Kintex 7 field programmable gate array (FPGA) using Xilinx Vivado software. Our implementation results are superior to those obtained for similar implementations using the vendor library block sets as well as those obtained by other researchers using similar implementations in the recent past in terms of area and speed. We tested our algorithm on Kintex 7 using real-time input video with a frame resolution of 1920 × 1080. We also verified the functional simulation results with a golden MATLAB implementation using FPGA in the loop feature of HDL Verifier. In addition, we propose a generic area, speed, and power improvement methodology for different HLS tools and application designs.

中文翻译：

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用于人工智能和机器学习应用的现场可编程门阵列上的高速且面积高效的 Sobel 边缘检测器

Sobel 边缘检测器是一种常用于图像处理和计算机视觉的算法，它使用x和y中图像像素的导数从输入图像中提取边缘针对周围像素的方向。大多数人工智能和机器学习应用程序需要在现场可编程门阵列 (FPGA) 等硬件系统上实时运行图像处理算法。它们通常需要高吞吐量来匹配实时速度，并且由于它们与其他处理算法一起运行，因此它们也需要具有面积效率。本文提出了Sobel边缘检测算法的高速低面积实现。我们使用基于中间数据节点的应用程序特定位宽的新型高级综合 (HLS) 设计方法创建了设计。使用 MATLAB 硬件描述语言 (HDL) 编码器为 HLS 生成寄存器传输级代码。生成的 HDL 代码使用 Xilinx Vivado 软件在 Xilinx Kintex 7 现场可编程门阵列 (FPGA) 上实现。在面积和速度方面，我们的实现结果优于使用供应商库块集的类似实现以及最近使用类似实现的其他研究人员获得的结果。我们使用帧分辨率为 1920 × 1080 的实时输入视频在 Kintex 7 上测试了我们的算法。我们还使用 HDL Verifier 的循环功能中的 FPGA 使用黄金 MATLAB 实现验证了功能仿真结果。此外，我们为不同的 HLS 工具和应用程序设计提出了通用的面积、速度和功率改进方法。在面积和速度方面，我们的实现结果优于使用供应商库块集的类似实现以及最近使用类似实现的其他研究人员获得的结果。我们使用帧分辨率为 1920 × 1080 的实时输入视频在 Kintex 7 上测试了我们的算法。我们还使用 HDL Verifier 的循环功能中的 FPGA 使用黄金 MATLAB 实现验证了功能仿真结果。此外，我们为不同的 HLS 工具和应用程序设计提出了通用的面积、速度和功率改进方法。在面积和速度方面，我们的实现结果优于使用供应商库块集的类似实现以及最近使用类似实现的其他研究人员获得的结果。我们使用帧分辨率为 1920 × 1080 的实时输入视频在 Kintex 7 上测试了我们的算法。我们还使用 HDL Verifier 的循环功能中的 FPGA 使用黄金 MATLAB 实现验证了功能仿真结果。此外，我们为不同的 HLS 工具和应用程序设计提出了通用的面积、速度和功率改进方法。我们还使用 HDL Verifier 的循环功能中的 FPGA 使用黄金 MATLAB 实现验证了功能仿真结果。此外，我们为不同的 HLS 工具和应用程序设计提出了通用的面积、速度和功率改进方法。我们还使用 HDL Verifier 的循环功能中的 FPGA 使用黄金 MATLAB 实现验证了功能仿真结果。此外，我们为不同的 HLS 工具和应用程序设计提出了通用的面积、速度和功率改进方法。