In this article, a two-stage millimeter (mm)-wave frequency synthesizer with low in-band noise and robust locking reference-sampling techniques is presented. Using a two-stage scheme allows separately dealing with the low phase noise (PN) frequency synthesis in the first stage and the mm-wave frequency multiplication in the second stage, achieving the best overall power efficiency. In the first stage, a voltage domain reference-sampling phase detector (RSPD)-locked loop (RSPLL) is adopted to achieve both low PN and robust locking without additional frequency locking loop. A reference reshaping buffer is implemented to improve the phase detector gain and in-band PN. The reference rising/falling time is programmable to achieve optimal RSPLL performance even under external disturbances. The second stage employs an injection-locked voltage-controlled oscillator (ILVCO) for 4 $\times $ frequency multiplication. A low-power digital frequency tracking loop (FTL) detecting actual frequency errors is implemented in order to achieve wide operation range for the ILVCO while using a high ${Q}$ tank with low power. The prototype synthesizer was fabricated in a 45-nm partially depleted silicon on insulator (PDSOI) CMOS technology. The first stage 9-GHz RSPLL achieves 144-fs integrated jitter with 7.2-mW power consumption, achieving a figure of merit (FoM) of −248 dB and the overall mm-wave synthesizer achieves 251-fs integrated jitter with 20.6-mW power consumption at 35.84 GHz, achieving an FoM of −238.9 dB.

中文翻译：

---

具有强大锁定参考采样 PLL 和宽范围注入锁定 VCO 的毫米波合成器

在本文中，介绍了一种具有低带内噪声和稳健的锁定参考采样技术的两级毫米 (mm) 波频率合成器。采用两级方案，可以分别处理第一级的低相位噪声（PN）频率合成和第二级的毫米波倍频，实现最佳的整体功率效率。在第一阶段，采用电压域参考采样相位检测器 (RSPD) 锁定环 (RSPLL) 来实现低 PN 和鲁棒锁定，无需额外的频率锁定环。实施参考整形缓冲器以提高相位检测器增益和带内 PN。参考上升/下降时间可编程，即使在外部干扰下也能实现最佳 RSPLL 性能。第二级采用注入锁定压控振荡器 (ILVCO) 进行 4 倍频。实施检测实际频率误差的低功耗数字频率跟踪环路 (FTL) 以实现 ILVCO 的宽工作范围，同时使用低功耗的高 ${Q}$ 槽。原型合成器采用 45 纳米部分耗尽绝缘体上硅 (PDSOI) CMOS 技术制造。第一级 9-GHz RSPLL 以 7.2-mW 功耗实现 144-fs 集成抖动，实现 -248 dB 的品质因数 (FoM)，整体毫米波合成器以 20.6-mW 功率实现 251-fs 集成抖动35.84 GHz 时的功耗，实现了 -238.9 dB 的 FoM。实施检测实际频率误差的低功耗数字频率跟踪环路 (FTL) 以实现 ILVCO 的宽工作范围，同时使用低功耗的高 ${Q}$ 槽。原型合成器采用 45 纳米部分耗尽绝缘体上硅 (PDSOI) CMOS 技术制造。第一级 9-GHz RSPLL 以 7.2-mW 功耗实现 144-fs 集成抖动，实现 -248 dB 的品质因数 (FoM)，整体毫米波合成器以 20.6-mW 功率实现 251-fs 集成抖动35.84 GHz 时的功耗，实现了 -238.9 dB 的 FoM。实施检测实际频率误差的低功耗数字频率跟踪环路 (FTL) 以实现 ILVCO 的宽工作范围，同时使用低功耗的高 ${Q}$ 槽。原型合成器采用 45 纳米部分耗尽绝缘体上硅 (PDSOI) CMOS 技术制造。第一级 9-GHz RSPLL 以 7.2-mW 功耗实现 144-fs 集成抖动，实现 -248 dB 的品质因数 (FoM)，整体毫米波合成器以 20.6-mW 功率实现 251-fs 集成抖动35.84 GHz 时的功耗，实现了 -238.9 dB 的 FoM。