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Reconfigurable FIFO memory circuit for synchronous and asynchronous communication
International Journal of Circuit Theory and Applications ( IF 1.581 ) Pub Date : 2021-01-12 , DOI: 10.1002/cta.2921
Saleh Abdel‐hafeez; Ann Gordon‐Ross

We present a new FIFO (first‐in first‐out) architecture for both synchronous and asynchronous communication for high‐speed and low‐power operation. Our FIFO design is reconfigurable and scalable using a separate datapath with an 8T‐Cell SRAM and control circuits, which enables specialization for different application requirements. The datapath uses a two‐phase clock system of nonoverlapping signals such that one signal increments the address pointer, while the other signal activates the memory decoder for data reading and writing. This structure halves the critical path delay and simplifies the timing operations between the memory decoder and address pointer while maintaining robustness against process‐voltage‐temperature (PVT) variations. Our design uses two alternative control circuits to manage separate synchronous and asynchronous operations by generating nonoverlapping control signals that drive the datapath circuit. The empty‐full flag circuitry records only the state of the address pointers' rollover independent of the memory size, and, thus, improves scalability and reconfigurability. Compared to prior works, our design is 5X faster with a 2.3X lower power consumption and has a throughput of 1 Giga‐Word/s. For a 64‐bit word size with a free latency cycle. Additionally, our design functions clocklessly with the synthesizable structure for asynchronous communication that leverages Internet of Things (IoT) and Networks on Chip (NoCs) applications.

中文翻译:

可重新配置的FIFO存储电路,用于同步和异步通信

我们针对高速和低功耗操作的同步和异步通信提出了一种新的FIFO(先进先出)架构。我们的FIFO设计可通过带有8T-Cell SRAM和控制电路的单独数据路径进行重新配置和扩展,从而可以针对不同的应用需求进行专业化处理。数据路径使用非重叠信号的两相时钟系统,这样一个信号会递增地址指针,而另一个信号会激活存储器解码器以进行数据读写。这种结构将关键路径延迟减半,并简化了存储器解码器和地址指针之间的时序操作,同时保持了针对过程电压-温度(PVT)变化的鲁棒性。我们的设计使用两个替代控制电路来生成驱动数据路径电路的非重叠控制信号,以管理独立的同步和异步操作。空满标志电路仅记录地址指针翻转的状态,而与内存大小无关,因此提高了可伸缩性和可重新配置性。与以前的作品相比,我们的设计速度提高了5倍,功耗降低了2.3倍,吞吐量为1 Giga-Word / s。对于具有免费延迟周期的64位字长。此外,我们的设计采用可综合结构进行异步通信,从而实现了无时钟运行,该结构利用了物联网(IoT)和片上网络(NoC)应用程序。空满标志电路仅记录地址指针翻转的状态,而与内存大小无关,因此提高了可伸缩性和可重新配置性。与以前的作品相比,我们的设计速度提高了5倍,功耗降低了2.3倍,吞吐量为1 Giga-Word / s。对于具有免费延迟周期的64位字长。此外,我们的设计采用可综合结构进行异步通信,从而实现了无时钟运行,该结构利用了物联网(IoT)和片上网络(NoC)应用程序。空满标志电路仅记录地址指针翻转的状态,而与内存大小无关,因此提高了可伸缩性和可重新配置性。与以前的作品相比,我们的设计速度提高了5倍,功耗降低了2.3倍,吞吐量为1 Giga-Word / s。对于具有免费延迟周期的64位字长。此外,我们的设计采用可综合结构进行异步通信,从而实现了无时钟运行,该结构利用了物联网(IoT)和片上网络(NoC)应用程序。
更新日期:2021-01-13
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