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A Novel Approach for Doherty PA Design Using a Compact L-C Combiner
IEEE Transactions on Circuits and Systems II: Express Briefs ( IF 4.4 ) Pub Date : 2022-06-21 , DOI: 10.1109/tcsii.2022.3185174
Joe Bachi 1 , Ayssar Serhan 1 , Dang-Kien Germain Pham 2 , Damien Parat 1 , Pascal Reynier 1 , Patricia Desgreys 2 , Alexandre Giry 1
Affiliation  

In this brief, a new combiner analysis method for the design of Doherty Power Amplifiers (DPA) is proposed. A compact L-C combiner is used to validate the proposed method through both simulation and realization of a two-stage DPA in a 130nm RF-SOI process. Using a 2.3GHz CW signal, the PA achieves a measured peak PAE of 51% at 32dBm output power under 3.4V supply voltage. From 2.1GHz to 2.5GHz, the PA shows an average output power and PAE higher than 26.9dBm and 39% respectively at −35dBc E-UTRA ACLR when using a 10MHz-50RB QPSK LTE uplink signal with memoryless DPD. At 2.3GHz, the PA achieves a linear Pout and PAE of 28.85dBm and 42.8% respectively.

中文翻译:

一种使用紧凑型 LC 合路器进行 Doherty PA 设计的新方法

本文提出了一种用于 Doherty 功率放大器 (DPA) 设计的新组合器分析方法。紧凑型 LC 组合器用于通过在 130nm RF-SOI 工艺中模拟和实现两级 DPA 来验证所提出的方法。使用 2.3GHz CW 信号,PA 在 3.4V 电源电压下在 32dBm 输出功率下实现了 51% 的测量峰值 PAE。从 2.1GHz 到 2.5GHz,当使用具有无记忆 DPD 的 10MHz-50RB QPSK LTE 上行链路信号时,PA 在 -35dBc E-UTRA ACLR 处的平均输出功率和 PAE 分别高于 26.9dBm 和 39%。在 2.3GHz 时,PA 的线性 Pout 和 PAE 分别为 28.85dBm 和 42.8%。
更新日期:2022-06-21
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