The globalization of the electronics supply chain requires effective methods to thwart reverse engineering and intellectual property (IP) theft. Logic locking is a promising solution, but there are many open concerns. First, even when applied at a higher level of abstraction, locking may result in significant overhead without improving the security metric. Second, optimizing a security metric is application-dependent and designers must evaluate and compare alternative solutions. We propose a metaframework to optimize the use of behavioral locking during the high-level synthesis (HLS) of IP cores. Our method operates on chip’s specification (before HLS) and it is compatible with all HLS tools, complementing industrial EDA flows. Our metaframework supports different strategies to explore the design space and to select points to be locked automatically. We evaluated our method on the optimization of differential entropy, achieving better results than random or topological locking: 1) we always identify a valid solution that optimizes the security metric, while topological and random locking can generate unfeasible solutions; 2) we minimize the number of bits used for locking up to more than 90% (requiring smaller tamper-proof memories); and 3) we make better use of hardware resources since we obtain similar overheads but with higher security metric.

中文翻译：

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优化高级综合行为锁定的使用

电子供应链的全球化需要有效的方法来阻止逆向工程和知识产权 (IP) 盗窃。逻辑锁定是一个很有前途的解决方案，但也有许多未解决的问题。首先，即使在更高的抽象级别上应用，锁定也可能会导致显着的开销，而不会提高安全性指标。其次，优化安全指标取决于应用程序，设计人员必须评估和比较备选解决方案。我们提出了一个元框架来优化 IP 核的高级综合 (HLS) 期间行为锁定的使用。我们的方法根据芯片规格（在 HLS 之前）运行，并且与所有 HLS 工具兼容，补充了工业 EDA 流程。我们的元框架支持不同的策略来探索设计空间和选择要自动锁定的点。我们评估了我们在微分熵优化上的方法，取得了比随机或拓扑锁定更好的结果：1）我们总是找到一个优化安全度量的有效解决方案，而拓扑和随机锁定可以生成不可行的解决方案；2) 我们将用于锁定的位数减少到 90% 以上（需要更小的防篡改存储器）；3）我们更好地利用硬件资源，因为我们获得了类似的开销但具有更高的安全性指标。而拓扑和随机锁定会产生不可行的解决方案；2) 我们将用于锁定的位数减少到 90% 以上（需要更小的防篡改存储器）；3）我们更好地利用硬件资源，因为我们获得了类似的开销但具有更高的安全性指标。而拓扑和随机锁定会产生不可行的解决方案；2) 我们将用于锁定的位数减少到 90% 以上（需要更小的防篡改存储器）；3）我们更好地利用硬件资源，因为我们获得了类似的开销但具有更高的安全性指标。