Nowadays, the semiconductor industry directs its attention to mixed-signal System-on-Chip (SoC) applications. Main targets are the creation of accurate and fast mixed-signal SoC designs, composed of both digital and analog components, and the reduction of time to market for this kind of integrated circuits (ICs). In order to bring a mixed-signal SoC faster to the market, higher system-level simulation speed is required, with respect to traditional modeling approaches. Real Number Modelling (RNM) could be an effective solution. In this work, a sigma-delta analog-to-digital converter (ADC), a voltage-controlled oscillator (VCO) and a digital phase-locked loop (PLL) are implemented as real number models using SystemVerilog. This paper is an extended version of work previously published by the authors. Herein, more accurate and parameterizable models were created, while their validation process is analyzed and achieved using a novel metric for accuracy estimation. The proposed models’ parameterizability enhances the usability of the models to various SoC designs. Aim of this work is to underline the RNM effectiveness provided by SystemVerilog, and exhibit a way to apply RNM for modeling and simulation of widely used analog/mixed-signal (AMS) blocks. The presented real number models were compared to Verilog-A, Verilog-AMS, and transistor-level SPICE models. All tests showed that the proposed real number models based on SystemVerilog demonstrate noteworthy improvement on simulation efficiency, with respect to previous works in the literature, preserving simultaneously sufficient accuracy.

如今，半导体行业将注意力转向混合信号片上系统 (SoC) 应用。主要目标是创建由数字和模拟组件组成的准确、快速的混合信号 SoC 设计，并缩短此类集成电路 (IC) 的上市时间。为了将混合信号 SoC 更快地推向市场，与传统建模方法相比，需要更高的系统级仿真速度。实数建模 (RNM) 可能是一种有效的解决方案。在这项工作中，sigma-delta 模数转换器 (ADC)、压控振荡器 (VCO) 和数字锁相环 (PLL) 作为实数模型使用 SystemVerilog 实现。这篇论文是作者先前发表的工作的扩展版本。在此处，创建了更准确和可参数化的模型，同时使用一种新的准确度估计指标来分析和实现它们的验证过程。所提出模型的参数化增强了模型对各种 SoC 设计的可用性。这项工作的目的是强调 SystemVerilog 提供的 RNM 有效性，并展示一种将 RNM 应用于广泛使用的模拟/混合信号 (AMS) 块的建模和仿真的方法。提出的实数模型与 Verilog-A、Verilog-AMS 和晶体管级 SPICE 模型进行了比较。所有测试表明，与文献中以前的工作相比，基于 SystemVerilog 的拟议实数模型在仿真效率方面有显着提高，同时保持足够的准确性。而他们的验证过程是使用一种新的准确度估计指标来分析和实现的。所提出模型的参数化增强了模型对各种 SoC 设计的可用性。这项工作的目的是强调 SystemVerilog 提供的 RNM 有效性，并展示一种将 RNM 应用于广泛使用的模拟/混合信号 (AMS) 块的建模和仿真的方法。提出的实数模型与 Verilog-A、Verilog-AMS 和晶体管级 SPICE 模型进行了比较。所有测试表明，与文献中以前的工作相比，基于 SystemVerilog 的拟议实数模型在仿真效率方面有显着提高，同时保持足够的准确性。而他们的验证过程是使用一种新的准确度估计指标来分析和实现的。所提出模型的参数化增强了模型对各种 SoC 设计的可用性。这项工作的目的是强调 SystemVerilog 提供的 RNM 有效性，并展示一种将 RNM 应用于广泛使用的模拟/混合信号 (AMS) 块的建模和仿真的方法。提出的实数模型与 Verilog-A、Verilog-AMS 和晶体管级 SPICE 模型进行了比较。所有测试表明，与文献中以前的工作相比，基于 SystemVerilog 的拟议实数模型在仿真效率方面有显着提高，同时保持足够的准确性。所提出模型的参数化增强了模型对各种 SoC 设计的可用性。这项工作的目的是强调 SystemVerilog 提供的 RNM 有效性，并展示一种将 RNM 应用于广泛使用的模拟/混合信号 (AMS) 块的建模和仿真的方法。提出的实数模型与 Verilog-A、Verilog-AMS 和晶体管级 SPICE 模型进行了比较。所有测试表明，与文献中以前的工作相比，基于 SystemVerilog 的拟议实数模型在仿真效率方面有显着提高，同时保持足够的准确性。所提出模型的参数化增强了模型对各种 SoC 设计的可用性。这项工作的目的是强调 SystemVerilog 提供的 RNM 有效性，并展示一种将 RNM 应用于广泛使用的模拟/混合信号 (AMS) 块的建模和仿真的方法。提出的实数模型与 Verilog-A、Verilog-AMS 和晶体管级 SPICE 模型进行了比较。所有测试表明，与文献中以前的工作相比，基于 SystemVerilog 的拟议实数模型在仿真效率方面有显着提高，同时保持足够的准确性。提出的实数模型与 Verilog-A、Verilog-AMS 和晶体管级 SPICE 模型进行了比较。所有测试表明，与文献中以前的工作相比，基于 SystemVerilog 的拟议实数模型在仿真效率方面有显着提高，同时保持足够的准确性。提出的实数模型与 Verilog-A、Verilog-AMS 和晶体管级 SPICE 模型进行了比较。所有测试表明，与文献中以前的工作相比，基于 SystemVerilog 的拟议实数模型在仿真效率方面有显着提高，同时保持足够的准确性。