We introduce the waveform capture device (WCD), a flexible measurement system capable of recording complex digital signals on trillionth-of-a-second (ps) time scales. The WCD is implemented via modular code on an off-the-shelf field-programmable gate-array (FPGA, Intel/Altera Cyclone V), and incorporates both time-to-digital converter (TDC) and digital storage oscilloscope (DSO) functionality. The device captures a waveform by taking snapshots of a signal as it propagates down an ultra-fast transmission line known as a carry chain (CC). It is calibrated via a novel dynamic phase-shifting (DPS) method that requires substantially less data and resources than the state-of-the-art. Using DPS, we find the measurement resolution - or mean propagation delay from one CC element to the next - to be 4.91 +/- 0.04 ps (4.54 +/- 0.02 ps) for a pulse of logic high (low). Similarly, we find the single-shot precision - or mean error on the timing of the waveform - to be 29.52 ps (27.14 ps) for pulses of logic high (low). We verify these findings by reproducing commercial oscilloscope measurements of asynchronous ring-oscillators on FPGAs, finding the mean pulse width to be 0.240 +/- 0.002 ns per inverter gate. Finally, we present a careful analysis of design constraints, introduce a novel error correction algorithm, and sketch a simple extension to the analog domain. We also provide the Verilog code instantiating the our design on an FPGA in an Appendix, and make our methods available as an open-source Python library at https://github.com/Noeloikeau/fpyga.

中文翻译：

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Cyclone-V FPGA 上的高分辨率波形捕获器件

我们介绍了波形捕获设备 (WCD)，这是一种灵活的测量系统，能够以万亿分之一秒 (ps) 的时间尺度记录复杂的数字信号。WCD 通过现成的现场可编程门阵列（FPGA、Intel/Altera Cyclone V）上的模块化代码实现，并结合了时间数字转换器 (TDC) 和数字存储示波器 (DSO) 功能. 当信号沿着称为进位链 (CC) 的超快速传输线传播时，该设备通过对信号进行快照来捕获波形。它通过一种新颖的动态相移 (DPS) 方法进行校准，与最先进的技术相比，该方法需要的数据和资源要少得多。使用 DPS，我们发现测量分辨率 - 或从一个 CC 元件到下一个 CC 元件的平均传播延迟 - 为 4.91 +/- 0.04 ps (4.54 +/- 0. 02 ps) 表示逻辑高（低）脉冲。同样，我们发现单次精度 - 或波形时序的平均误差 - 对于逻辑高（低）脉冲为 29.52 ps (27.14 ps)。我们通过在 FPGA 上重现异步环形振荡器的商用示波器测量来验证这些发现，发现每个逆变器门的平均脉冲宽度为 0.240 +/- 0.002 ns。最后，我们对设计约束进行了仔细分析，介绍了一种新颖的纠错算法，并绘制了对模拟域的简单扩展。我们还在附录中提供了在 FPGA 上实例化我们的设计的 Verilog 代码，并在 https://github.com/Noeloikeau/fpyga 上将我们的方法作为开源 Python 库提供。14 ps) 用于逻辑高（低）脉冲。我们通过在 FPGA 上重现异步环形振荡器的商用示波器测量来验证这些发现，发现每个逆变器门的平均脉冲宽度为 0.240 +/- 0.002 ns。最后，我们对设计约束进行了仔细分析，介绍了一种新颖的纠错算法，并绘制了对模拟域的简单扩展。我们还在附录中提供了在 FPGA 上实例化我们的设计的 Verilog 代码，并在 https://github.com/Noeloikeau/fpyga 上将我们的方法作为开源 Python 库提供。14 ps) 用于逻辑高（低）脉冲。我们通过在 FPGA 上重现异步环形振荡器的商用示波器测量来验证这些发现，发现每个逆变器门的平均脉冲宽度为 0.240 +/- 0.002 ns。最后，我们对设计约束进行了仔细分析，介绍了一种新颖的纠错算法，并绘制了对模拟域的简单扩展。我们还在附录中提供了在 FPGA 上实例化我们的设计的 Verilog 代码，并在 https://github.com/Noeloikeau/fpyga 上将我们的方法作为开源 Python 库提供。我们对设计约束进行了仔细分析，介绍了一种新颖的纠错算法，并绘制了对模拟域的简单扩展。我们还在附录中提供了在 FPGA 上实例化我们的设计的 Verilog 代码，并在 https://github.com/Noeloikeau/fpyga 上将我们的方法作为开源 Python 库提供。我们对设计约束进行了仔细分析，介绍了一种新颖的纠错算法，并绘制了对模拟域的简单扩展。我们还在附录中提供了在 FPGA 上实例化我们的设计的 Verilog 代码，并在 https://github.com/Noeloikeau/fpyga 上将我们的方法作为开源 Python 库提供。