Rapid advancement in deep submicron technology has resulted in the highest occupancy of memory on system-on-chip. The impact of process variations has increased with advanced technology in scaled devices. The reliability of the system majorly depends on embedded memory in the system. But the testing of recent Static Random Access Memory (SRAM) has become significantly difficult with advanced device scaling technology. The unavoidable flaws during fabrication and also the effect of process variations lead to resistive open defects in SRAM cells that change the cell behavior as well as impacts the capability of the fault detection scheme implemented on the system. The detection of weak resistive defects is becoming difficult in advanced technology memory devices. For reliable operation of the system, effective testing technology needs to be implemented for maximum coverage of defects in memory. This work proposes built-in circuitry integrated with SRAM to increase the resistive defect coverage and reduces separate testing circuit requirements. This paper evaluates the effectiveness of the proposed resistive defect detection technique, which uses a predischarged bit line with variable word line stress. Analysis of resistive defect detection by the proposed method is performed on a wide range of resistive open defects introduced at random locations in the memory, with the effects of parasitic components are also investigated for the detection of weak resistive defects. The proposed method implemented on 1 KB of memory provides a minimum area overhead of 3.87 % and the least penalty of 20.48 μs.

深亚微米技术的快速发展导致片上系统内存的最高占用率。工艺变化的影响随着缩放设备中的先进技术而增加。系统的可靠性主要取决于系统中的嵌入式存储器。但是，使用先进的器件缩放技术，最近的静态随机存取存储器 (SRAM) 的测试变得非常困难。制造过程中不可避免的缺陷以及工艺变化的影响会导致 SRAM 单元中的电阻性开路缺陷，这些缺陷会改变单元行为并影响在系统上实施的故障检测方案的能力。在先进技术的存储设备中，弱电阻缺陷的检测变得越来越困难。为了系统的可靠运行，需要实施有效的测试技术，以最大限度地覆盖内存中的缺陷。这项工作提出了与 SRAM 集成的内置电路，以增加电阻缺陷覆盖率并减少单独的测试电路要求。本文评估了所提出的电阻缺陷检测技术的有效性，该技术使用具有可变字线应力的预放电位线。通过所提出的方法对在存储器中随机位置引入的各种电阻开路缺陷进行了电阻缺陷检测分析，还研究了寄生元件的影响，以检测弱电阻缺陷。在 1 KB 内存上实现的建议方法提供了 3.87% 的最小面积开销和 20.48 μs 的最小损失。这项工作提出了与 SRAM 集成的内置电路，以增加电阻缺陷覆盖率并减少单独的测试电路要求。本文评估了所提出的电阻缺陷检测技术的有效性，该技术使用具有可变字线应力的预放电位线。通过所提出的方法对在存储器中随机位置引入的各种电阻开路缺陷进行了电阻缺陷检测分析，还研究了寄生元件的影响，以检测弱电阻缺陷。在 1 KB 内存上实现的建议方法提供了 3.87% 的最小面积开销和 20.48 μs 的最小损失。这项工作提出了与 SRAM 集成的内置电路，以增加电阻缺陷覆盖率并减少单独的测试电路要求。本文评估了所提出的电阻缺陷检测技术的有效性，该技术使用具有可变字线应力的预放电位线。通过所提出的方法对在存储器中随机位置引入的各种电阻开路缺陷进行了电阻缺陷检测分析，还研究了寄生元件的影响，以检测弱电阻缺陷。在 1 KB 内存上实现的建议方法提供了 3.87% 的最小面积开销和 20.48 μs 的最小损失。本文评估了所提出的电阻缺陷检测技术的有效性，该技术使用具有可变字线应力的预放电位线。通过所提出的方法对在存储器中随机位置引入的各种电阻开路缺陷进行了电阻缺陷检测分析，还研究了寄生元件的影响，以检测弱电阻缺陷。在 1 KB 内存上实现的建议方法提供了 3.87% 的最小面积开销和 20.48 μs 的最小损失。本文评估了所提出的电阻缺陷检测技术的有效性，该技术使用具有可变字线应力的预放电位线。通过所提出的方法对在存储器中随机位置引入的各种电阻开路缺陷进行了电阻缺陷检测分析，还研究了寄生元件的影响，以检测弱电阻缺陷。在 1 KB 内存上实现的建议方法提供了 3.87% 的最小面积开销和 20.48 μs 的最小损失。通过所提出的方法对在存储器中随机位置引入的各种电阻开路缺陷进行了电阻缺陷检测分析，还研究了寄生元件的影响，以检测弱电阻缺陷。在 1 KB 内存上实现的建议方法提供了 3.87% 的最小面积开销和 20.48 μs 的最小损失。通过所提出的方法对在存储器中随机位置引入的各种电阻开路缺陷进行了电阻缺陷检测分析，还研究了寄生元件的影响，以检测弱电阻缺陷。在 1 KB 内存上实现的建议方法提供了 3.87% 的最小面积开销和 20.48 μs 的最小损失。