In-Memory Computing (IMC), which takes advantage of analog multiplication-accumulation (MAC) insides memory, is promising to alleviate the Von-Neumann bottleneck and improve the energy efficiency of deep neural networks (DNNs). Since the time-domain (TD) computing is also an energy-efficient analog computing paradigm, we present an 8kb mixed-signal IMC macro, TD-SRAM, by combining IMC with TD computing. A dual-edge single input (DESI) TD computing topology is proposed, which can significantly improve the area and power efficiencies of TD cell. The TD-SRAM bitcell consisting of a 6T DESI based TD cell and a 6T-SRAM cell supports binary DNNs. In the IMC mode, 60 columns work in parallel and 96-input binary-MAC operations are processed in each column. Implemented in a standard 40-nm CMOS process, the TD-SRAM achieves the high energy efficiency of 537 TOPS/W at 0.9-V supply. With different DNN topologies, the test chips achieve the accuracy of 95.90%–98.00% with a dual 2-bit time-to-digital converter (TDC) in the MNIST dataset.

中文翻译：

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TD-SRAM：用于二元神经网络的基于时域的内存计算宏

内存中计算 (IMC) 利用内存内部的模拟乘法累加 (MAC)，有望缓解冯诺依曼瓶颈并提高深度神经网络 (DNN) 的能源效率。由于时域 (TD) 计算也是一种节能的模拟计算范式，我们通过将 IMC 与 TD 计算相结合，提出了一个 8kb 混合信号 IMC 宏，TD-SRAM。提出了一种双边缘单输入（DESI）TD计算拓扑，可以显着提高TD单元的面积和功率效率。由基于 6T DESI 的 TD 单元和 6T-SRAM 单元组成的 TD-SRAM 位单元支持二进制 DNN。在 IMC 模式下，60 列并行工作，每列处理 96 输入二进制 MAC 操作。采用标准 40 纳米 CMOS 工艺实现，TD-SRAM 在 0.9V 电源下实现了 537 TOPS/W 的高能效。在不同的 DNN 拓扑结构下，测试芯片在 MNIST 数据集中使用双 2 位时间数字转换器 (TDC) 实现了 95.90%–98.00% 的准确率。