We present a side-channel-attack (SCA) resistant asynchronous-logic (async-logic) Advanced Encryption Standard (AES) accelerator with dual-hiding SCA countermeasures, i.e. the amplitude moderation (vertical dimension) and the time moderation (horizontal dimension). There are five contributions in this paper. First, we propose an async-logic design flow with relative timing to simplify the AES realization in Field-Programmable-Gate-Array (FPGA). Second, we optimize completion detection circuits therein to achieve a low power/overhead solution. Third, we propose a randomized delay-line control and a data-propagation control to amplify the dual-hiding SCA countermeasures for our async-logic AES accelerator. Fourth, we validate the async-logic design flow based on two commercially-available Sakura-X and Arty-A7 FPGA boards. Fifth, we comprehensively evaluate 74 SCA attacking models for our async-logic AES accelerator on these two boards, and compare the results against a benchmarking AES based on synchronous-logic (sync-logic). We show that our async-logic AES accelerator is unbreakable within 1 million electromagnetic (EM) traces where the sync-logic counterpart is breakable within < 30K EM traces. To our best knowledge, our async-logic AES accelerator is the first async-logic AES design evaluated comprehensively at the first/last round, at various attacking locations (i.e. before/after Substitute-Box), and with various Hamming weight/distance, bit model, and zero-model of SCAs.

中文翻译：

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基于双隐藏侧信道攻击的 FPGA 异步逻辑 AES：设计、对策和评估

我们提出了一种具有双隐藏 SCA 对策的抗侧信道攻击 (SCA) 异步逻辑 (async-logic) 高级加密标准 (AES) 加速器，即幅度调节（垂直维度）和时间调节（水平维度） . 本文有五个贡献。首先，我们提出了一个具有相对时序的异步逻辑设计流程，以简化现场可编程门阵列 (FPGA) 中的 AES 实现。其次，我们优化其中的完成检测电路以实现低功耗/开销解决方案。第三，我们提出了一个随机延迟线控制和一个数据传播控制来放大我们的异步逻辑 AES 加速器的双隐藏 SCA 对策。第四，我们验证了基于两个商用 Sakura-X 和 Arty-A7 FPGA 板的异步逻辑设计流程。第五，我们在这两块板上为我们的异步逻辑 AES 加速器综合评估了 74 个 SCA 攻击模型，并将结果与​​基于同步逻辑 (sync-logic) 的基准测试 AES 进行比较。我们展示了我们的异步逻辑 AES 加速器在 100 万个电磁 (EM) 轨迹内是牢不可破的，而同步逻辑对应物在 < 30K EM 轨迹内是可破解的。据我们所知，我们的异步逻辑 AES 加速器是第一个在第一轮/最后一轮、在各种攻击位置（即在 Substitute-Box 之前/之后）以及各种汉明权重/距离进行全面评估的异步逻辑 AES 设计，位模型和 SCA 的零模型。我们表明，我们的异步逻辑 AES 加速器在 100 万个电磁 (EM) 轨迹内是牢不可破的，而同步逻辑对应物在 < 30K EM 轨迹内是可破解的。据我们所知，我们的异步逻辑 AES 加速器是第一个在第一轮/最后一轮、在各种攻击位置（即在 Substitute-Box 之前/之后）以及各种汉明权重/距离进行全面评估的异步逻辑 AES 设计，位模型和 SCA 的零模型。我们展示了我们的异步逻辑 AES 加速器在 100 万个电磁 (EM) 轨迹内是牢不可破的，而同步逻辑对应物在 < 30K EM 轨迹内是可破解的。据我们所知，我们的异步逻辑 AES 加速器是第一个在第一轮/最后一轮、在各种攻击位置（即在 Substitute-Box 之前/之后）以及各种汉明权重/距离进行全面评估的异步逻辑 AES 设计，位模型和 SCA 的零模型。