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Ultralow-Latency Successive Cancellation Polar Decoding Architecture Using Tree-Level Parallelism
IEEE Transactions on Very Large Scale Integration (VLSI) Systems ( IF 2.8 ) Pub Date : 2021-04-08 , DOI: 10.1109/tvlsi.2021.3068965 Dongyun Kam , Hoyoung Yoo , Youngjoo Lee
IEEE Transactions on Very Large Scale Integration (VLSI) Systems ( IF 2.8 ) Pub Date : 2021-04-08 , DOI: 10.1109/tvlsi.2021.3068965 Dongyun Kam , Hoyoung Yoo , Youngjoo Lee
Achieving the attractive error-correcting capability with a simple decoder structure, the polar code using successive cancellation (SC) decoding is now expected to be installed at the resource-limited IoT or embedded communications. However, the existing SC decoders normally suffer from the long processing latency caused by the serialized processing steps, limiting the practical applications of polar codes. In this article, to solve this latency problem, we present a new low-complexity merging operation that can increase the number of parallel factors for realizing the tree-level parallelism. We also modify the previous pruning method to further reduce the number of visited nodes at the parallel SC decoding scenario. In addition, a novel parallel partial-sum calculator (PSC) architecture is introduced to update partial-sum registers with multiple decoded bits by taking only one processing cycle. Implementation results show that the proposed 8-parallel SC polar decoder in 28-nm CMOS requires only 0.140 $\mu \text{s}$ to decode a (1024, 512) codeword of 5G system, remarkably reducing the decoding latency when compared to the state-of-the-art designs.
中文翻译:
使用树级并行的超低延迟连续消除极性解码架构
通过简单的解码器结构实现有吸引力的纠错能力,使用连续消除 (SC) 解码的 polar 码现在有望安装在资源有限的物联网或嵌入式通信中。然而,现有的SC解码器通常受到串行处理步骤导致的长处理延迟的影响,限制了极性码的实际应用。在本文中,为了解决这个延迟问题,我们提出了一种新的低复杂度合并操作,它可以增加并行因子的数量以实现树级并行性。我们还修改了之前的剪枝方法,以进一步减少并行 SC 解码场景中访问节点的数量。此外,引入了一种新颖的并行部分和计算器 (PSC) 架构,只需一个处理周期即可使用多个解码位更新部分和寄存器。实施结果表明,所提出的 28-nm CMOS 中的 8 并行 SC 极性解码器仅需要 0.140 $\mu \text{s}$ 解码 5G 系统的 (1024, 512) 码字,与最先进的设计相比,显着降低了解码延迟。
更新日期:2021-06-04
中文翻译:
使用树级并行的超低延迟连续消除极性解码架构
通过简单的解码器结构实现有吸引力的纠错能力,使用连续消除 (SC) 解码的 polar 码现在有望安装在资源有限的物联网或嵌入式通信中。然而,现有的SC解码器通常受到串行处理步骤导致的长处理延迟的影响,限制了极性码的实际应用。在本文中,为了解决这个延迟问题,我们提出了一种新的低复杂度合并操作,它可以增加并行因子的数量以实现树级并行性。我们还修改了之前的剪枝方法,以进一步减少并行 SC 解码场景中访问节点的数量。此外,引入了一种新颖的并行部分和计算器 (PSC) 架构,只需一个处理周期即可使用多个解码位更新部分和寄存器。实施结果表明,所提出的 28-nm CMOS 中的 8 并行 SC 极性解码器仅需要 0.140