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Power‐efficient voltage up level shifter with low power–delay product
International Journal of Circuit Theory and Applications ( IF 1.581 ) Pub Date : 2021-02-22 , DOI: 10.1002/cta.2980
D Baba Fayaz; Patri Sreehari Rao

In this article, a power‐efficient hybrid voltage up level shifter (LS) is designed. By using a combination of a current mirror (CM) and a cross‐coupled pMOS pair in a pull‐up circuitry, the dynamic power is reduced significantly even at boosted switching speed. The designed LS circuit, which occupies a small silicon area, consists of 10 transistors and is mainly suitable for ultra‐low‐power applications, such as wireless sensor nodes and biomedical appliances. Moreover, it can convert extreme low‐level input voltages to the high supply voltage levels. The results obtained from post‐layout simulations in a standard 180‐nm CMOS process illustrate that the designed LS circuit has total power consumption, static power dissipation, and propagation delay of 33.93 nW, 253 pW, and 9.09 ns, respectively, at 1 MHz with a minimum supply voltage (VDDL) of 0.4 V and nominal supply voltage (VDDH) of 1.8 V. Also, the designed LS can convert an input voltage of 0.12–1.8 V at 10 kHz.

中文翻译:

具有低功耗产品的高能效升压电平转换器

在本文中,设计了一种省电的混合电压上移器(LS)。通过在上拉电路中使用电流镜(CM)和交叉耦合的pMOS对的组合,即使在提高开关速度的情况下,动态功率也显着降低。设计的LS电路占用的硅面积很小,由10个晶体管组成,主要适用于超低功耗应用,例如无线传感器节点和生物医学设备。此外,它可以将极端的低电平输入电压转换为高电源电压电平。在标准的180nm CMOS工艺中从布局后仿真获得的结果表明,所设计的LS电路在1 MHz时的总功耗,静态功耗和传播延迟分别为33.93 nW,253 pW和9.09 ns。最低电源电压(V DDL)为0.4 V,标称电源电压(V DDH)为1.8V。此外,设计的LS可以在10 kHz时转换0.12–1.8 V的输入电压。
更新日期:2021-02-22
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