In this paper a new approach for designing invisible non-blind full crypto-watermarking system targeting images security on FPGA platform is presented. This new design is based on the Hardware-Software co-design approach using the High-Level Synthesis (HLS) tool of Xilinx which allows a good compromise between development time and performances. For a better authentication and robustness of the proposed system, the Discrete Wavelet Transform (DWT) is employed. To more enhance the security level, a new chaos-based generator proposed is integrated into a stream cipher algorithm in order to encrypt and decrypt the watermark during the insertion and extraction phases.This approach allows a better secure access at the positions of the watermark and to distribute the watermark evenly throughout the image. Three novel customized Intellectual Property (IP) cores designed under HLS tool, implementing Haar DWT and the new chaos-based key generator, have been generated, tested, and validated. The generated Register Transfer Level-IP (RTL-IP) cores are integrated into a Vivado library that achieves real-time secured watermarking operations for both embedding and extraction processes. The system has been evaluated using the main metrics in terms of imperceptibility of the produced watermarked images achieving a Peak Signal to Noise Ratio (PSNR) of 47 dB, robustness against most geometric and image processing attacks achieving a Normalized Cross-Correlation (NCC) of 0.99. The proposed crypt-watermarking system allows a good solution against brute force attack which produce a huge key-space of \(2^{768}\). Finally, the implementation offers a good efficiency value of 0.19 MHz/LUT in terms of FPGA resource consumption and speed, making the system a reliable choice for real sensitive embedded applications.

本文提出了一种在FPGA平台上设计针对图像安全的隐形非盲全加密水印系统的新方法。这项新设计基于使用Xilinx的高级综合（HLS）工具的软硬件协同设计方法，可以在开发时间和性能之间取得良好的平衡。为了更好地验证和增强所提出系统的鲁棒性，采用了离散小波变换（DWT）。为了进一步提高安全性，在流密码算法中集成了一种新的基于混沌的生成器，以便在插入和提取阶段对水印进行加密和解密。此方法可以在水印和在整个图像中均匀分布水印。已经生成，测试和验证了在HLS工具下设计的，用于实现Haar DWT和新的基于混沌的密钥生成器的三个新颖的定制知识产权（IP）内核。生成的寄存器传输级别IP（RTL-IP）内核已集成到Vivado库中，该库为嵌入和提取过程实现了实时的安全水印操作。已使用主要指标对系统进行了评估，包括产生的水印图像的不易感知性，峰值信噪比（PSNR）为47 dB，对大多数几何和图像处理攻击的鲁棒性，归一化互相关（NCC）为0.99。所提出的隐窝水印系统提供了一种很好的解决方案，可以防止暴力攻击，该攻击产生巨大的密钥空间。已实现，测试和验证了实现Haar DWT和新的基于混沌的密钥生成器的过程。生成的寄存器传输级别IP（RTL-IP）内核已集成到Vivado库中，该库为嵌入和提取过程实现了实时的安全水印操作。已使用主要指标对系统进行了评估，包括产生的水印图像的不易感知性，峰值信噪比（PSNR）为47 dB，对大多数几何和图像处理攻击的鲁棒性，归一化互相关（NCC）为0.99。所提出的隐窝水印系统提供了一种很好的解决方案，可以防止暴力攻击，该攻击产生巨大的密钥空间。已实现，测试和验证了实现Haar DWT和新的基于混沌的密钥生成器的过程。生成的寄存器传输级别IP（RTL-IP）内核已集成到Vivado库中，该库为嵌入和提取过程实现了实时的安全水印操作。已使用主要指标对系统进行了评估，包括产生的水印图像的不易感知性，峰值信噪比（PSNR）为47 dB，对大多数几何和图像处理攻击的鲁棒性，归一化互相关（NCC）为0.99。所提出的隐窝水印系统提供了一种很好的解决方案，可以防止暴力攻击，该攻击产生巨大的密钥空间。生成的寄存器传输级别IP（RTL-IP）内核已集成到Vivado库中，该库为嵌入和提取过程实现了实时的安全水印操作。已使用主要指标对系统进行了评估，包括产生的水印图像的不易感知性，峰值信噪比（PSNR）为47 dB，对大多数几何和图像处理攻击的鲁棒性，归一化互相关（NCC）为0.99。所提出的隐窝水印系统提供了一种很好的解决方案，可以防止暴力攻击，该攻击产生巨大的密钥空间。生成的寄存器传输级别IP（RTL-IP）内核已集成到Vivado库中，该库为嵌入和提取过程实现了实时的安全水印操作。已使用主要指标对系统进行了评估，包括产生的水印图像的不易感知性，峰值信噪比（PSNR）为47 dB，对大多数几何和图像处理攻击的鲁棒性，归一化互相关（NCC）为0.99。所提出的隐窝水印系统提供了一种很好的解决方案，可以防止暴力攻击，该攻击产生巨大的密钥空间。已使用主要指标对系统进行了评估，包括产生的水印图像的不易感知性，峰值信噪比（PSNR）为47 dB，对大多数几何和图像处理攻击的鲁棒性，归一化互相关（NCC）为0.99。所提出的隐窝水印系统提供了一种很好的解决方案，可以防止暴力攻击，该攻击产生巨大的密钥空间。已使用主要指标对系统进行了评估，包括产生的水印图像的不易感知性，峰值信噪比（PSNR）为47 dB，对大多数几何和图像处理攻击的鲁棒性，归一化互相关（NCC）为0.99。所提出的隐窝水印系统提供了一种很好的解决方案，可以防止暴力攻击，该攻击产生巨大的密钥空间。\（2 ^ {768} \）。最后，该实现在FPGA资源消耗和速度方面提供了0.19 MHz / LUT的良好效率值，使该系统成为真正敏感的嵌入式应用的可靠选择。