In this letter, we propose VeritAcc, a novel application that enables secure integration of an untrusted third-party matrix multiplication (MM) hardware accelerator in a system-on-chip containing a trusted general purpose processor. Our solution builds upon the theory of interactive proof (IP) protocols to enable run time verification of each computation executed on the untrusted accelerator and formally guarantees that any incorrect results are detected with high probability. Our novel optimizations in hardware implementation reduces area and performance overhead of VeritAcc. We show that an field programmable gate array (FPGA) prototype of VeritAcc introduces less than 6.25% digital signal processing (DSP) area overhead compared to a baseline untrusted MM accelerator while enabling $11\times -69\times $ speed-ups compared with software execution.

中文翻译：

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不要相信，验证：矩阵乘法的可验证硬件加速器

在这封信中，我们提出了 VeritAcc，这是一种新颖的应用程序，可以将不受信任的第三方矩阵乘法 (MM) 硬件加速器安全集成到包含受信任的通用处理器的片上系统中。我们的解决方案建立在交互式证明 (IP) 协议的理论基础上，以实现运行时验证每个 在不受信任的加速器上执行计算并正式保证 任何错误的结果很可能被检测到。我们在硬件实现方面的新颖优化减少了 VeritAcc 的面积和性能开销。我们表明，与基线不受信任的 MM 加速器相比，VeritAcc 的现场可编程门阵列 (FPGA) 原型引入了不到 6.25% 的数字信号处理 (DSP) 区域开销，同时启用 $11\times -69\times $ 与软件执行相比，速度有所提高。