Abstract In nMOS transistors the impact of positive bias temperature instability (PBTI) on the device performance is typically considered negligible and has thus been barely studied in the past. However, an accurate description of this phenomena requires and in depth understanding of the physical origin being responsible for the change of the device characteristics over time. For the assessment of PBTI in nanoscale SiON nMOS transistors we make use of the time-dependent defect spectroscopy (TDDS) and examine the device performance degradation at the single-defect level. Contrary to what is visible in large-area devices, our investigations clearly reveal that charge trapping at both electron and hole traps contributes to the overall drift of the threshold voltage in these devices. Furthermore we observe that hole traps account for around 20% of the total threshold voltage drift. To evaluate the impact of single-defects on the device performance we characterize the charge trapping kinetics of a number of defects, which can be explained by employing a two-state defect model. In our approach we observe charge trapping due to defect/channel interaction for electron traps and defect/gate interaction for hole traps. The extracted trap levels and trap depths clearly reveal that the electrically active electron traps reside closer to the SiON/Si interface while the hole traps are located closer to the poly-Si/SiON interface. Finally, the extracted trap parameters are fully consistent with defect candidates for electron and hole trapping from DFT calculations.

中文翻译：

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分离 SiON nMOS 晶体管中 PBTI 的电子和空穴俘获成分

摘要 在 nMOS 晶体管中，正偏置温度不稳定性 (PBTI) 对器件性能的影响通常被认为可以忽略不计，因此过去几乎没有研究过。然而，对这种现象的准确描述需要并深入了解导致设备特性随时间变化的物理起源。为了评估纳米级 SiON nMOS 晶体管中的 PBTI，我们利用时间相关缺陷光谱 (TDDS) 并检查单缺陷级别的器件性能退化。与大面积器件中可见的相反，我们的研究清楚地表明，电子和空穴陷阱处的电荷俘获有助于这些器件中阈值电压的整体漂移。此外，我们观察到空穴陷阱占总阈值电压漂移的 20% 左右。为了评估单缺陷对器件性能的影响，我们表征了许多缺陷的电荷俘获动力学，这可以通过采用双态缺陷模型来解释。在我们的方法中，我们观察到由于电子陷阱的缺陷/沟道相互作用和空穴陷阱的缺陷/栅极相互作用引起的电荷陷阱。提取的陷阱能级和陷阱深度清楚地表明，电活性电子陷阱位于更靠近 SiON/Si 界面的位置，而空穴陷阱位于更靠近多晶硅/SiON 界面的位置。最后，提取的陷阱参数与来自 DFT 计算的电子和空穴陷阱候选缺陷完全一致。为了评估单缺陷对器件性能的影响，我们表征了许多缺陷的电荷俘获动力学，这可以通过采用双态缺陷模型来解释。在我们的方法中，我们观察到由于电子陷阱的缺陷/沟道相互作用和空穴陷阱的缺陷/栅极相互作用引起的电荷陷阱。提取的陷阱能级和陷阱深度清楚地表明，电活性电子陷阱位于更靠近 SiON/Si 界面的位置，而空穴陷阱位于更靠近 poly-Si/SiON 界面的位置。最后，提取的陷阱参数与来自 DFT 计算的电子和空穴陷阱候选缺陷完全一致。为了评估单缺陷对器件性能的影响，我们表征了许多缺陷的电荷俘获动力学，这可以通过采用双态缺陷模型来解释。在我们的方法中，我们观察到由于电子陷阱的缺陷/沟道相互作用和空穴陷阱的缺陷/栅极相互作用引起的电荷陷阱。提取的陷阱能级和陷阱深度清楚地表明，电活性电子陷阱位于更靠近 SiON/Si 界面的位置，而空穴陷阱位于更靠近 poly-Si/SiON 界面的位置。最后，提取的陷阱参数与来自 DFT 计算的电子和空穴陷阱候选缺陷完全一致。在我们的方法中，我们观察到由于电子陷阱的缺陷/沟道相互作用和空穴陷阱的缺陷/栅极相互作用引起的电荷陷阱。提取的陷阱能级和陷阱深度清楚地表明，电活性电子陷阱位于更靠近 SiON/Si 界面的位置，而空穴陷阱位于更靠近多晶硅/SiON 界面的位置。最后，提取的陷阱参数与来自 DFT 计算的电子和空穴陷阱候选缺陷完全一致。在我们的方法中，我们观察到由于电子陷阱的缺陷/沟道相互作用和空穴陷阱的缺陷/栅极相互作用引起的电荷陷阱。提取的陷阱能级和陷阱深度清楚地表明，电活性电子陷阱位于更靠近 SiON/Si 界面的位置，而空穴陷阱位于更靠近 poly-Si/SiON 界面的位置。最后，提取的陷阱参数与来自 DFT 计算的电子和空穴陷阱候选缺陷完全一致。