Square Root Carry Select Adder (SQRT-CSLA) is accomplishing the noteworthy attention in the arena of VLSI (Very-Large-Scale Integration) systems as it can process the computations with high speed. Though the current trending SQRT-CSLA adder designing techniques are effective in various performance metrics, there is a possibility to improve the design addressing various performance metrics. This article proposes CSLA architecture by employing Zero Finding Logic using the Logic optimization technique (ZFCLOT). CSLA using ZFCLOT is designed, simulated, and synthesized using 90 nm cadence tools. CSLA using ZFCLOT achieves an area efficiency of 46.127% and a power efficiency of 48.4% as against to SQRT-CSLA.

中文翻译：

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使用逻辑优化技术设计用于进位选择加法器的面积高效VLSI架构

平方根进位选择加法器 (SQRT-CSLA) 在 VLSI（超大规模集成）系统领域备受瞩目，因为它可以高速处理计算。尽管当前流行的 SQRT-CSLA 加法器设计技术在各种性能指标上都很有效，但仍有可能针对各种性能指标改进设计。本文通过使用逻辑优化技术 (ZFCLOT) 的寻零逻辑来提出 CSLA 架构。使用 ZFCLOT 的 CSLA 是使用 90 nm 节奏工具设计、模拟和合成的。与 SQRT-CSLA 相比，使用 ZFCLOT 的 CSLA 实现了 46.127% 的面积效率和 48.4% 的功率效率。