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Verification and Design Methods for the BrainScaleS Neuromorphic Hardware System
arXiv - CS - Hardware Architecture Pub Date : 2020-03-25 , DOI: arxiv-2003.11455 Andreas Gr\"ubl, Sebastian Billaudelle, Benjamin Cramer, Vitali Karasenko, Johannes Schemmel
arXiv - CS - Hardware Architecture Pub Date : 2020-03-25 , DOI: arxiv-2003.11455 Andreas Gr\"ubl, Sebastian Billaudelle, Benjamin Cramer, Vitali Karasenko, Johannes Schemmel
This paper presents verification and implementation methods that have been
developed for the design of the BrainScaleS-2 65nm ASICs. The 2nd generation
BrainScaleS chips are mixed-signal devices with tight coupling between
full-custom analog neuromorphic circuits and two general purpose
microprocessors (PPU) with SIMD extension for on-chip learning and plasticity.
Simulation methods for automated analysis and pre-tapeout calibration of the
highly parameterizable analog neuron and synapse circuits and for
hardware-software co-development of the digital logic and software stack are
presented. Accelerated operation of neuromorphic circuits and highly-parallel
digital data buses between the full-custom neuromorphic part and the PPU
require custom methodologies to close the digital signal timing at the
interfaces. Novel extensions to the standard digital physical implementation
design flow are highlighted. We present early results from the first full-size
BrainScaleS-2 ASIC containing 512 neurons and 130K synapses, demonstrating the
successful application of these methods. An application example illustrates the
full functionality of the BrainScaleS-2 hybrid plasticity architecture.
中文翻译:
BrainScaleS 神经形态硬件系统的验证与设计方法
本文介绍了为 BrainScaleS-2 65nm ASIC 设计开发的验证和实现方法。第二代 BrainScaleS 芯片是混合信号设备,在全定制模拟神经形态电路和两个通用微处理器 (PPU) 之间紧密耦合,具有用于片上学习和可塑性的 SIMD 扩展。介绍了用于高度参数化模拟神经元和突触电路的自动分析和预流片校准的仿真方法,以及用于数字逻辑和软件堆栈的硬件-软件共同开发的仿真方法。神经形态电路和全定制神经形态部分与 PPU 之间高度并行的数字数据总线的加速操作需要自定义方法来关闭接口处的数字信号时序。突出显示了标准数字物理实现设计流程的新扩展。我们展示了第一个包含 512 个神经元和 130K 个突触的全尺寸 BrainScaleS-2 ASIC 的早期结果,证明了这些方法的成功应用。一个应用示例说明了 BrainScaleS-2 混合可塑性架构的全部功能。
更新日期:2020-03-26
中文翻译:
BrainScaleS 神经形态硬件系统的验证与设计方法
本文介绍了为 BrainScaleS-2 65nm ASIC 设计开发的验证和实现方法。第二代 BrainScaleS 芯片是混合信号设备,在全定制模拟神经形态电路和两个通用微处理器 (PPU) 之间紧密耦合,具有用于片上学习和可塑性的 SIMD 扩展。介绍了用于高度参数化模拟神经元和突触电路的自动分析和预流片校准的仿真方法,以及用于数字逻辑和软件堆栈的硬件-软件共同开发的仿真方法。神经形态电路和全定制神经形态部分与 PPU 之间高度并行的数字数据总线的加速操作需要自定义方法来关闭接口处的数字信号时序。突出显示了标准数字物理实现设计流程的新扩展。我们展示了第一个包含 512 个神经元和 130K 个突触的全尺寸 BrainScaleS-2 ASIC 的早期结果,证明了这些方法的成功应用。一个应用示例说明了 BrainScaleS-2 混合可塑性架构的全部功能。