Quantum computation promises significant computational advantages over classical computation for some problems. However, quantum hardware suffers from much higher error rates than in classical hardware. As a result, extensive quantum error correction is required to execute a useful quantum algorithm. The decoder is a key component of the error correction scheme whose role is to identify errors faster than they accumulate in the quantum computer and that must be implemented with minimum hardware resources in order to scale to the regime of practical applications. In this work, we consider surface code error correction, which is the most popular family of error correcting codes for quantum computing, and we design a decoder micro-architecture for the Union-Find decoding algorithm. We propose a three-stage fully pipelined hardware implementation of the decoder that significantly speeds up the decoder. Then, we optimize the amount of decoding hardware required to perform error correction simultaneously over all the logical qubits of the quantum computer. By sharing resources between logical qubits, we obtain a 67% reduction of the number of hardware units and the memory capacity is reduced by 70%. Moreover, we reduce the bandwidth required for the decoding process by a factor at least 30x using low-overhead compression algorithms. Finally, we provide numerical evidence that our optimized micro-architecture can be executed fast enough to correct errors in a quantum computer.

中文翻译：

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用于容错量子计算的可扩展解码器微架构

对于某些问题，量子计算有望比经典计算具有显着的计算优势。然而，量子硬件的错误率比经典硬件高得多。因此，需要大量的量子纠错才能执行有用的量子算法。解码器是纠错方案的关键组成部分，其作用是识别错误的速度比它们在量子计算机中累积的速度更快，并且必须以最少的硬件资源实现，以便扩展到实际应用的范围。在这项工作中，我们考虑了表面码纠错，这是最流行的量子计算纠错码系列，我们为联合查找解码算法设计了一个解码器微架构。我们提出了解码器的三级完全流水线硬件实现，可显着加快解码器的速度。然后，我们优化了在量子计算机的所有逻辑量子位上同时执行纠错所需的解码硬件数量。通过在逻辑量子位之间共享资源，我们使硬件单元数量减少了 67%，内存容量减少了 70%。此外，我们使用低开销压缩算法将解码过程所需的带宽减少了至少 30 倍。最后，我们提供了数值证据，证明我们优化的微架构可以足够快地执行以纠正量子计算机中的错误。我们优化了在量子计算机的所有逻辑量子位上同时执行纠错所需的解码硬件数量。通过在逻辑量子位之间共享资源，我们使硬件单元数量减少了 67%，内存容量减少了 70%。此外，我们使用低开销压缩算法将解码过程所需的带宽减少了至少 30 倍。最后，我们提供了数值证据，证明我们优化的微架构可以足够快地执行以纠正量子计算机中的错误。我们优化了在量子计算机的所有逻辑量子位上同时执行纠错所需的解码硬件数量。通过在逻辑量子位之间共享资源，我们使硬件单元数量减少了 67%，内存容量减少了 70%。此外，我们使用低开销压缩算法将解码过程所需的带宽减少了至少 30 倍。最后，我们提供了数值证据，证明我们优化的微架构可以足够快地执行以纠正量子计算机中的错误。我们使用低开销压缩算法将解码过程所需的带宽减少了至少 30 倍。最后，我们提供了数值证据，证明我们优化的微架构可以足够快地执行以纠正量子计算机中的错误。我们使用低开销压缩算法将解码过程所需的带宽减少了至少 30 倍。最后，我们提供了数值证据，证明我们优化的微架构可以足够快地执行以纠正量子计算机中的错误。