Networks-on-chip (NoCs) acquired substantial advancements as the typical solution for a modular, flexible and high performance communication infrastructure coping with the scalable Multi-/Manycores technology. However, the increasing chip complexity heading towards thousand cores, together with the approaching dark-silicon era, puts energy efficiency as an integral design key for future NoC-based multicores, where NoCs are significantly contributing to the total chip power. In this paper, we propose HPPT-NoC, a dark-silicon inspired energy-efficient hierarchical TDM NoC with online distributed setup-scheme. The proposed network makes use of the dim silicon parts of the chip to hierarchically connect quad-routers units. Normal routers operate at full-chip-frequency at high supply level, and hierarchical routers operate at half-chip-frequency and lower supply voltage with adequate synchronization. Routers follow a proposed TDM architecture that separates the datapath from the control-setup planes. This allows separate clocking and operating supplies between data and control and to keep the control-setup as a single-slot-cycle design independent of the datapath slot size. The proposed NoC architecture is evaluated versus a base NoC from the state-of-the-art in terms of performance and hardware results using Synopsys VCS and Synopsys Design Compiler for SAED90nm and SAED32nm technologies. The obtained results highlight the power-frequency-trading feature supported by the proposed hierarchical NoC through the configurable data-control clock relation and maintained over the different technology nodes. With the same power budget of the base NoC, the proposed architecture provides up to 74% setup latency enhancement, 32% increased NoC saturation load, and 21% higher success rates, offering up to 78% improved power delay product. On the other hand, with 38% power savings, the proposed NoC provides up to 37% enhanced latency and 15% higher success rates, with 72% enhanced power delay product. The proposed design consumes almost double the area of the base NoC, however with an average of 56% under-clocked (dim) silicon area operating at half to quarter the maximum chip frequency. This results in reduced power density as a main concern in the dark-silicon era down to 24% of the base NoC.

中文翻译：

---

HPPT-NoC：具有高效功率性能交易的暗硅启发式分层 TDM NoC

片上网络 (NoC) 作为模块化、灵活和高性能通信基础设施的典型解决方案，可应对可扩展的多核/多核技术，取得了重大进步。然而，随着芯片复杂性朝着千核的方向不断增加，再加上即将到来的暗硅时代，能源效率成为未来基于 NoC 的多核的整体设计关键，其中 NoC 对总芯片功率有显着贡献。在本文中，我们提出了 HPPT-NoC，一种暗硅启发的节能分层 TDM NoC，具有在线分布式设置方案。提议的网络利用芯片的暗硅部分来分层连接四路路由器单元。普通路由器在高供电水平下以全芯片频率运行，和分层路由器以半芯片频率和较低的电源电压运行，并具有足够的同步性。路由器遵循建议的 TDM 架构，将数据路径与控制设置平面分开。这允许在数据和控制之间分离时钟和操作电源，并将控制设置保持为独立于数据路径插槽大小的单槽周期设计。在性能和硬件结果方面，使用适用于 SAED90nm 和 SAED32nm 技术的 Synopsys VCS 和 Synopsys 设计编译器，对提议的 NoC 架构与来自最先进技术的基础 NoC 进行评估。获得的结果突出了所提出的分层 NoC 通过可配置的数据控制时钟关系支持并在不同技术节点上维护的电源频率交易功能。在与基础 NoC 相同的功率预算下，所提议的架构可提供高达 74% 的设置延迟增强、32% 的 NoC 饱和负载增加和 21% 的成功率，提供高达 78% 的改进功率延迟产品。另一方面，在节能 38% 的情况下，提议的 NoC 提供高达 37% 的增强延迟和 15% 更高的成功率，以及 72% 增强的功率延迟积。所提议的设计几乎消耗了基本 NoC 面积的两倍，但平均 56% 的低时钟 (dim) 硅面积以最大芯片频率的一半到四分之一运行。这导致作为暗硅时代主要问题的功率密度降低至基本 NoC 的 24%。提供高达 78% 的改进功率延迟产品。另一方面，在节能 38% 的情况下，提议的 NoC 提供高达 37% 的增强延迟和 15% 更高的成功率，以及 72% 增强的功率延迟积。所提议的设计几乎消耗了基本 NoC 面积的两倍，但平均 56% 的低时钟 (dim) 硅面积以最大芯片频率的一半到四分之一运行。这导致作为暗硅时代主要问题的功率密度降低至基本 NoC 的 24%。提供高达 78% 的改进功率延迟产品。另一方面，在节能 38% 的情况下，提议的 NoC 提供高达 37% 的增强延迟和 15% 更高的成功率，以及 72% 增强的功率延迟积。所提议的设计几乎消耗了基本 NoC 面积的两倍，但平均 56% 的低时钟 (dim) 硅面积以最大芯片频率的一半到四分之一运行。这导致作为暗硅时代主要问题的功率密度降低至基本 NoC 的 24%。然而，平均有 56% 的低频率 (dim) 硅区域以最大芯片频率的一半到四分之一运行。这导致作为暗硅时代主要问题的功率密度降低至基本 NoC 的 24%。然而，平均有 56% 的低频率 (dim) 硅区域以最大芯片频率的一半到四分之一运行。这导致作为暗硅时代主要问题的功率密度降低至基本 NoC 的 24%。