一、讲堂安排
需注册费,详见下文,本次讲堂为中文授课,讲堂教材为英文
活动时间:2019年4月22-23日
活动地点:南京市江北新区
二、组织单位
主办单位
工业和信息化部人才交流中心(MIITEC)
南京市江北新区管理委员会
承办单位
IC智慧谷
协办单位
南京江北新区产业技术研创园
南京软件园
南京集成电路产业服务中心
南京江北新区人力资源服务产业园
三、
名家介绍
John H. Lau (刘汉诚)
博士、IEEE Fellow
ASME Fellow、 ITRI Fellow
ASM太平洋科技高级技术顾问
刘汉诚(John Lau)教授获得了美国Illinois大学的理论与应用力学博士学位以及北美“结构工程”、“工程物理”和“管理科学”三个硕士学位,2010年1月成为台湾工业研究院院士。在这之前,他在香港科技大学做了1年访问教授,曾担任2年新加坡微电子所(IME)MMC实验室主任,并作为资深科学家就职于美国惠普和安捷伦公司逾25年。刘教授拥有30多年的研发和制造经验,曾发表350多篇同行评审的论文,拥有已经授权的或正在受理的专利30余项,并应邀发表270多篇会议演讲论文,曾撰写和参与撰写16本关于“三维MEMS封装,三维IC集成,倒装芯片&WLP,高密度PCB和SMT,以及无铅材料、焊接、制造和可靠性”的教科书。
同时,他获得了许多奖项,例如:1989年IEEE/ECTC会议最佳论文奖,2000年最佳ASME论文奖,2010年最佳IEEE论文奖,ASME/EEP卓越技术成就奖,IEEE/CPMT制造奖,IEEE/CPMT卓越贡献奖,IEEE/CPMT卓越可持续技术贡献奖,SEM电子制造卓越奖,IEEE继续教育成就奖。刘教授现在是美国机械工程师学会(ASME)会员,并且从1994年起就是国际电机电子工程师学会(IEEE)会员。与李世玮博士合作撰写了三本微电子封装与组装方面的专书,其中两本《芯片尺寸封装:设计、材料、工艺、可靠性及应用》与《应用无铅、无卤素和导电粘接剂材料的电子制造》已分别被清华大学出版社及化学学会出版社翻译成中文,目前在国内发行。
林伟 (Wayne Lin)
通富微电子股份有限公司技术中心副总
台湾清华大学材料工程系毕业,美国加州大学洛衫矶分校(UCLA)材料工程博士 。
30年以上芯片制造,IC设计及IC封装产业管理经验,对半导体产业之先进制程/技术研发,品质,营运及销售管理等各个方面经验丰富。曾任日月光封装测试(上海)有限公司制造副总、无锡中普微电子首席运营官、葵和精密电子(上海)资深副总、开源集成电路(苏州)有限公司总经理、立錡科技股份有限公司(Richtek)协理、台湾旺宏电子(MXIC)分析技术部部经理、台湾工业技术研究院(ITRI)研究员。
四丨讲堂大纲
(一)Fan-Out Wafer/Panel-Level Packaging扇出晶圆级封装
ABSTRACT
Fan-out wafer-level packaging (FOWLP) has been getting lots of tractions since TSMC used their InFO to package the application processor for the iPhone 7. In this lecture, the following topics will be presented and discussed. Emphasis is placed on the fundamentals and latest developments of these areas in the past three years. Their future trends will also be explored. The lecture materials are mainly from the latest book (Fan-Out Wafer-Level Packaging, Springer, 2018) authored by the lecturer and every attendee will receive > 150 pages of lecture handouts.
摘要
自从台积电将扇出晶圆级封装(FOWLP)的技术应用到 iPhone 7处理器以来,这项技术已经得到了很多关注。在本次讲座中,我们将介绍和讨论过去三年该领域的基本情况和最新发展并探讨未来趋势。讲座材料主要来源于讲师最新著作《扇出式晶圆封装》(施普林格,2018),每位参会者将收到大于150页的讲义材料。
CONTENTS (9:00-12:00)
[1]Introduction
[2]Formation of Fan-out Wafer-Level Packaging (FOWLP)
FOWLP Chip-first (die face-down)
FOWLP Chip-first (die face-up)
FOWLP Chip-last (RDL-first)
[3]Fabrication of Redistribution Layers (RDLs)
Polymer and ECD Cu + Etching
PECVD and Cu damascene + CMP
Hybrid RDLs
[4]Warpages
Kinds of Warpages
Allowable of Warpages
[5]Reliability of FOWLP
Thermal-Cycling Test
Thermal-Cycling Simulations
Drop Test
Drop Simulations
[6]TSMC InFO
InFO-PoP for Smartphones
InFO_AiP for 5G Millimeter Wave
InFO for HBM (High Bandwidth Memory)
[7]Samsung PLP
PoP for Smartwatches
SiP SbS for Smartphones
[8]Formation of Fan-out Panel-Level Packaging (FOPLP)
PCB + SAP
PCB + LDI
PCB + TFT-LCD
PCB/ABF/SAP + LDI
[9]Wafer vs. Panel
Application Ranges of FOWLP and FOPLP
Critical Issues of FOPLP
[10]Fan-Out RDL for High Performance Applications
STATSChipPac’s FOFC-eWLB
ASE’s FOCoS
MedieTed’s FO-RDLs
Samsung’s Si-Less RDL Interposer
TSMC’s InFO_oS
[11]Trends in FOWLP and FOPLP
[12]Summary
(二)Heterogeneous Integrations (SiPs) 异构集成(SiPs)
ABSTRACT
Because of the drive of Moore's law, SoC (system-on-chip) has been very popular in the past 10+ years. Unfortunately, the end of Moore's law is fast approaching and it is more and more difficult and costly to reduce the feature size (to do the scaling) to make the SoC. Heterogeneous integration contrasts with SoC. Heterogeneous integration uses packaging technology to integrate dissimilar chips, photonic devices, and/or components (side-by-side and/or stack) with different materials and functions, and from different fabless design houses, foundries, wafer sizes, feature sizes and companies into a system or subsystem. System-in-package (SiP) is very similar to heterogeneous integration, except heterogeneous integration is for finer pitches, more inputs/outputs (I/Os), higher density, and higher performance. For the next few years, we will see more implementations of a higher level of heterogeneous integration, whether it is for time-to-market, performance, form factor, power consumption or cost. In this lecture, the introduction, recent advances, and trends in heterogeneous integrations will be presented. The lecture materials are mainly from the latest book (Heterogeneous Integrations, Springer, April 2019) authored by the lecturer and every attendee will receive >150 pages of lecture handouts.
摘要
在摩尔定律的驱动下,片上集成 (system-on-chip)在过去十多年来一直非常流行。不幸的是,摩尔定律的终点正在迅速逼近,要降低SoC的特性大小(进行缩放)变得越来越困难,成本也越来越高。异构集成与SoC形成对比。异构集成使用封装技术将不同的芯片、光子器件和/或组件用不同的材料和功能集成到一个系统或子系统中,这些芯片可以来自不同的设计公司和铸造公司,可以有不同的晶圆尺寸和特征尺寸。封装系统集成(System-in-package, SiP)非常类似于异构集成,但是异构集成用于更细的坡度、更多的输入/输出(I/Os)、更高的密度和更高的性能。在接下来的几年里,无论是上市时间、性能、形式因素、功耗还是成本上,我们将看到更多更高级别异构集成的实现。在本课程中,将介绍异质集成的介绍、最新进展和趋势。讲座材料主要来源于讲师最新著作《异构集成》(Heterogeneous Integrations,施普林格,2019年4月),每位与会者将收到大于150页的讲义。
CONTENTS (14:00-17:00)
[1]Introduction
[2]System-on-Chip (SoC)
A10
A11
A12
[3]Heterogeneous Integrations or SiPs
Definitions
Classifications
[4]Heterogeneous Integrations vs. SoC
[5]Heterogeneous Integrations on Organic Substrates
Amkor’s Automotive
ASE/Apple’s Smartwatches
Intel’s Knights Landing with HMCs
Intel/AMD’s CPU/GPU on PCB
Cisco’s Chipset on Organic Interposer
Shinko’s i-THOP
SMT
Flip Chip on Board
[6]Heterogeneous Integrations on Silicon Substrates (TSV-Interposers)
SoW (System-on-Wafer)
CoWoS (Chip-on-Wafer-on-Substrates)
TSV-Interposers
Fabrication of TSVs
Fabrication of RDLs
Xilinx/TSMC’s CoWoS
NVidia/TSMC’s CoWoS-2
[7]Heterogeneous Integrations on Silicon Substrates (TSV-less Interposers, e.g., Bridges)
Intel’s EMIB
Imec’s Bridge
ITRI’s TSH Bridge
[8]Heterogeneous Integrations on Fan-Out RDL Substrates
[9]Heterogeneous Integration of PoP (package-on-package)
iPhone’s Application Processor with Solder Bumped Flip Chip
Qualcomm’s Application Processor with Solder Bumped Flip Chip
iPhone’s Application Processor with TSMC’s InFO
Samsung’s Smartwatches with WOPLP
[10]Heterogeneous Integration of Memory Stacks
Memory Stack with wirebonding
Memory Stack with Low Temperature Bonding
[11]Heterogeneous Integration of Chip-to-Chip Stacks
Face-to-Face Bonding with TSVs
Face-to-Face Bonding without TSVs
[12]Heterogeneous Integration of CIS (CMOS Image Sensor) and Logic Chip
Sony’s CIS and ASIC Bonding with TSV
Sony’s CIS and ASIC Cu-Cu Hybrid Bonding without TSV
STMicroelectronics’s CIS and Logic Bonding
[13]Heterogeneous Integration of LED (light-emitting diode) and TSV-Interposers
LED and TSV Interposer Bonding
LED and TSV Interposer Heterogeneous Integration
[14]Heterogeneous Integration of MEMS (microelectromechanical systems) and Logic Chip
MEMS and TSV Interposer Bonding
MEMS and Logic Bonding
Logic Wafer with MEMS and Cap Wafer Bonding
[15]Heterogeneous Integration of VESCL and PD
Embedded Heterogeneous Integration of VESCL and PD
Embedded 3D Heterogeneous Integration of VESCL and PD
[16]Trends in Heterogeneous Integrations
(三)汽车电子封装要求及挑战
Agenda:
汽车电子应用环境及品质/可靠性要求
汽车电子/汽车用功率器件封装设计,制程管控及可靠性评估
封装BOM及制程对汽车电子可靠性的影响
汽车电子封装/汽车用功率器件及模块未来发展趋势及挑战
Q&A
五、注册费用
(1)注册费用:4600元/期
(2)芯动力合作单位学员:4000元/期
(3)学生福利:
全国高校学生(本硕博)参加国际名家讲堂,享受标准注册费半价福利(2300元/期)
(4)南京市及江北新区福利
凡公司注册地在南京市江北新区的企业,均可免费参与本次讲堂(需同时提供申请书-江北新区企业专用)。
凡公司注册地在南京市范围内的企业,均可享受标准注册费半价福利(2300元/期)
(5)老学员福利:
凡已付费参加任意一期2018年国际名家讲堂,均可本人半价注册费参加本次讲堂。(已兑换过半价讲堂的,不再重复参与)
注:
1.学生注册费,需提供学生证或所在学校出具的学生证明(加盖学校或学院公章),扫描件发icplatform@miitec.cn,审核通过后即可参加。
2.含授课费、场地租赁费、资料费、活动期间午餐,学员交通、食宿等费用自理。
国信芯世纪南京信息科技有限公司是工业和信息化部人才交流中心的全资子公司,为本期国际名家讲堂开具发票,发票内容为培训费。请于2019年4月21日前将注册费汇至以下账户,并在汇款备注中注明款项信息(第85期+单位+参会人姓名)。
付款信息:
户 名:国信芯世纪南京信息科技有限公司
开户行:中国工商银行股份有限公司南京浦珠路支行
帐 号: 4301014509100090749
或请携带银行卡至活动现场,现场支持 POS 机付款。
六、报名方式
1.在线报名(推荐)
请使用微信扫描下方二维码,在线报名:
2.邮件报名
报名回执表下载链接:https://pan.baidu.com/s/1iJ5BM7k35bHM3oUT8rouKQ
填写报名回执表并发送Word电子版至“芯动力”人才计划邮箱:icplatform@miitec.cn
回执表文件名及邮件标题格式为:“报名+第85期+单位名称+人数。”
3.咨询电话
徐娅
电话:025-69517572、18151689977
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芯动力人才计划
“芯动力”人才计划是工业和信息化部人才交流中心组织开展的、服务国家集成电路产业发展的人才专项,通过整合国内外优质智力资源,搭建园区、企业、人才等行业要素广泛参与、资源共享的交流平台,构建充满活力和富含价值的集成电路产业人文生态环境。
IC智慧谷
“芯动力”人才计划在部分城市设立“IC智慧谷”,由中心与地方政府共同运营,目的是提升城市集成电路产业品牌形象,实现集成电路产业人才和项目集聚,为本地区集成电路人才搭建学习、交流、合作、创业平台。
“芯动力”人才计划
助力集成电路人才学—思—创三融合
IC智慧谷
奏响高端产业人才聚—留—融三部曲
“芯动力”人才计划
构建集成电路产业人文生态环境
联系人:周静梅
电 话: 010-68207851、 025-69640097
E-mail:icplatform@miitec.cn
工业和信息化部人才交流中心