【低价好课】Interrupt of RISC-V
适用对象
处理器及系统硬件设计工程师，软件工程师
课程简介
本课程依据RISC-V的中断架构规范，主要介绍RISC-V处理器支持的中断类型，处理器关于中断的控制及处理机制，software中断和Timer中断，以及平台级中断控制器（PLIC）的硬件结构，PLIC对于外部中断的使能、优先级控制及中断处理流程。
课程目标
通过本课程的学习，帮助处理器及系统软硬件设计工程师了解RISC-V的中断架构，从而对RISC-V系统中各种中断进行控制和处理。
课程内容
第一讲：RISC-V Core对中断的支持
以处理器Core对中断的支持为主，分别介绍中断定义和类型，中断的响应，中断使能控制，Core进入和退出中断的机制，最后介绍两种local中断源，即软件中断和Timer中断。
第二讲：RISC-V 平台级中断控制器
主要介绍RISCV的平台级中断控制器PLIC。内容包括PLIC的结构，PLIC的中断门户gateway，PLIC对中断的ID、使能及优先级的控制以及PLIC与Core交互处理中断的流程。
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课程介绍
适用对象
处理器硬件设计工程师，系统调试及软件开发工程师
课程简介
本课程依据RISC-V的debug 规范文档，围绕常用的处理器调试方式的硬件设计展开。重点讲述RISC-V调试的系统结构及硬件组成，处理器调试功能中的常用的断点设置，单步执行的实现，以及调试软件控制和访问处理器以及系统硬件资源的实现方式。并介绍了RISC-V调试规范中关于security方面的考虑。
课程目标
通过本课程的学习，帮助处理器软硬件设计工程师了解RISC-V的调试方案，理解方案中常用调试方式的实现，从而进行硬件设计以及软件开发调试。
课程内容
第一讲：RISC-V Debug的系统结构及硬件组成
介绍RISC-V Debug的系统结构，并将硬件模块分为un-core和core两部分进行详细讲解。通过这一讲，可以使大家对RISC-V的Debug架构以及各个硬件模块有一个整体的理解。
第二讲：RISC-V Debug的断点设置功能
介绍两种设置断点的方式，分别是软件的指令方式和硬件的触发方式，对比两种方式的优缺点。重点讲述软件方式的指令行为以及硬件触发方式的触发模块以及四种不同的触发类型。
第三讲：RISC-V 单步执行，访问寄存器及Security
共包含三部分，首先介绍另一种常用的调试手段，即单步执行。然后重点讲debugger如果访问处理器内部寄存器。最后将简单介绍RISC-V调试文档中关于security方面的考虑。
第四讲：RISC-V Debugger访问memory
分别介绍三种实现memory访问的方式，包括Abstract Command中的memory access command，Program Buffer以及System Bus Access。
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